Vivado 开发流程

在生成了IP Core以后，紧接着是应用Vivado搭建网络，开始了对Vivado的学习.对于一个新软件的学习和使用，它的用户手册是最好的学习资料。

什么是IP Core

在进行开发之前，要明白什么是IP Core，我们为什么要生成IP Core。
IP Core，全称知识产权核（英语：intellectual property core），是指某一方提供的、形式为逻辑单元、芯片设计的可重用模块。IP核通常已经通过了设计验证，设计人员以IP核为基础进行专用集成电路或现场可编程逻辑门阵列（FPGA）的逻辑设计设计，可以缩短设计所需的周期。
通俗一点说，就是我们把我们所需要的功能，输出为模块，以便于我们能在后面电路设计的时候，直接把具有一定功能的模块直接拿来使用。

一、打开Vivado IDE

在打开vivado IDE以后，会显示以下界面：

1、1 Quick Start
其中包含creat new project(创建新的工程)、open project（打开工程）、open example project（打开例程）
1、2Tasks
（1）Manage IP：打开或创建一个IP工程，用来管理或者定义IP。
（2）Open Hardware Manager：打开硬件管理器，连接到目标JTAG电缆或电路板，可以烧录到电路板上。 Vivado logic analyzer和Vivado serial I/O analyzer可以进行调试。
（3）Xilinx Tcl Store：这是一个Tcl代码的开源存储库，主要用于Vivado Design Suite。 Tcl Store提供对来自不同来源的多个脚本和实用程序的访问，从而解决各种问题并提高生产力。
1、3Information Center

二、创建一个project

2、1点击File->New Project或者Creat New Project，点击Next后出现以下页面：

在设置好projecgt name和location以后，点击next。
这里会出现五种project，我们需要选择我们需要的，这里会一一讲述
2、2RTL Project
选择RTL Project以后，选择相应的芯片，点击Finish后进入以下界面：

2、3点击左侧的Creat Block Design，会出现设计模块。

2、4点击左侧图标，或者右键->Add IP，进行IP Core的添加。
添加了ZYNQ Processing System

在添加过ZYNQ Processing System之后，上方会出现

我们点击Run Block Automation，这时会出现Description：此选项设置处理系统上的电路板预设。 电路板预设将覆盖所有当前属性。 此操作无法撤消。 Zynq7模块自动化应用当前电路板预设，并为FIXED_IO，触发和DDR接口生成外部连接。我们点击OK，会发现FIXED_IO和DDR已经连接。

继续按照上述方法添加IP Core：AXI Bram Controller

AXI GPIO

添加完成以后，上方会出现Run Connection Automation

点击后全部打勾✔，OK后所有的IP Core会自动连接。此过程不仅仅发生了自动连接，并且会增加相应模块。
点击Validate Design（F6），运行结果如下，没有发现错误。

在Design Source上，右键点击Creat HDL Wrapper，完成后点击generate bitstream，生成相应的比特流，结果失败了。

原因可能是因为选择的设备需要没有valid license。

关于license的解决办法，请查看我的另一篇博客
关于Vivado License问题的解决