QuartusII编译时会遇到的问题
1.Found clock-sensitive change during active clock edge ai time on register “name”
原因：vector source file 中时钟敏感信号（如数据，允许端，清零，同步加载等）在试重边缘同时变化。而时钟敏感信号不能再时钟边沿变化。其后果导致结果不正确。
方法：编辑vector source file
2.Verilog HDL assignment warning at :truncated value with size to match size of target
方法：如果结果正确，无需加以修正，如果不想看到这个警告可以改变设定的位数。
3.All reachable assignments to data_out (10) assign ‘0’,register removed by optiimizationy
原因：经过综合器优化后，输出端口已经不起作用了。
4.Following 9 pins have nothing ,GND,or VCCdriving datain port --changes to this conneerivity may change fitting results
原因：第9脚，空或接地或接上了电源
措施：有时候定于了输出端口，但输出端直接赋0，便会被接地，赋值1接电源。如果设计中这些端口就是这样用的，可以不用理会。
5.Found pins functioning as undefined clocks and/or memory enables
原因：作为时钟的PIN没有约束信息，可以对印的PIN做一下设定。主要是某些引脚再电路中起到了时钟引脚的作用，比如flip-flop的clk引脚，而此引脚没有时钟约束，因此quartusii把clk作为未定义的时钟。
措施：如果clk不是时钟，可以加not clock的约束，如果是，可以在clock setting当中加入。
6.warning:clock latency analysis for pll offsets is supported for the current device family,but is not enable.
措施：将setting中的timing requirements &option–>more timing setting -->setting -->enable clock latency中的ON 改成OFF
7.found clock high time violation at 14.8 ns on register “counter” lpm_counter:count1_rtl_0 dffs [11]
原因：违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合setup/hold时间。
措施：在中间加一个寄存器可能可以解决问题。
8.warning:circuit may not operate.detected 46 non -operational paths clocked by clock clk44 with clock skew large than data delay
原因：时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率才会出现。
措施：setting–>timing requirement&options–>default required fmax改小一点，50MHZ.
10.warning:found clock high time violation at 8.9ns on code ‘TEST3.CLK’
原因：FF中输入的PLS的保持时间过短
措施：再FF中设置较高的时钟频率。
11Warning:found 10 node in clock paths which may be acting as ripple and /or gated clocks --node analyzed as buffer resulting in clock skew
原因：如果你的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时间在布线中当作信号处理，不能保证低的时钟歪斜SKEW。会造成在这个时钟上工作的时序电路不可靠，甚至每次 布线产生的问题都不一样
措施：如果有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟，可以解决这个问题。
12.critical warning:timing requirements were not met.see repore window for details.
原因：时序要求不满足
措施：双击【compilation report 】|[time analyzer]的红色部分（如clock setup:'clk’等），再左键单击【list path】，查看fmax 的slack report再根据提示解决，有可能是程序的算法问题或fmax设置问题。
13.warning:can’t find signal in vector source file for input pin|whole |clk10m
原因：因为波形仿真文件vector source file中并没有把所有的输入信号（input pin）加进去，对于每一个输入都需要有激励源的。
14.can’t achieve minimum setup and hold requirement text along number path.see report window for details
原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关，一般是由于多时钟引起的。
措施：利用【compilation report 】|[time analyzer]的红色部分（如clock setup:'clk’等），在slack中观察hold time 为负值还是seyup time 为负值，然后再：【assignment】|【assignment editor】|【to】增加时钟名（from node finder）,assignment name中增加和多时钟有关的Muliticycle和multi cycle选项，如hold time为负，可使multicycle hold的值Multicycle,如设为2和1.
15.can’t analyze file --file
原因：试图编译一个不存在的文件，该文件可能被改名或者删除了
措施：如果时需要编译文件，则应该正确设置，否则不管他，没什么影响。
16.Error:can’t name logic function scfifo0 of instance “inset”–function has same name as current design file.
原因：模块的名字和project的名字重名了
措施：更改名字