车载以太网物理层SerDes

1 基本概念
SerDes：sir-deez，加串 + 解串；SerDes的lock是指CDR时钟的锁定
PHY loopback测试是在PCS子层，不是在SerDes层

2 CML
- CML：Current Mode Logic
- 速度高于2.5Gbps的串行接口电路一般都用CML
- 恒流源16mA
- 使用总线：PCIe、USB SS（1000mV peak-to-peak）和千兆以太网（PHYless）
- USB SS TX+/-上加AC耦合电容，是为了隔离RX+/-端的直流偏置对发送端的影响
- USB SS眼图调试就是调整SerDes寄存器（QCOM）
- CML通过外接电阻做电平转换后兼容LVDS
- 百兆以太网4b/5b编码，千兆以太网8b/10b编码，万兆以太网64b/66b编码
- SGMII和SerDes：包含7根线，分别是TDP/TDN、RDP/RDN、TCLKP/TCLKN和ALOS（Analog Loss of Signal），SGMII分为4-pin和6-pin模式；SGMII模式下GMII的控制信号（TX_EN、TX_ER、RX_ER和RX_DV) 被K-code代替；SGMII和SerDes的pin脚是一样的，唯一的区别是SGMII支持10/100/1000 Mbps Auto-Negotiation（AN），而SerDes不支持速率自协商，固定为1000 Mbps

3 HCSL
HCSL：High speed Current Steering Logic

4 LVDS
- 速度低于2.5Gbps的串行接口电路一般选用LVDS
- 通过驱动3.5mA的稳定电流电源，可在100欧姆终端时，以350mV这样非常低振幅的差动信号来高速传输数据

5 JESD204B
5.1 IC
AD9680 - 双路14位1GSPS模数转换器

5.2 通信系统中确定ADC的位宽
对于100G PAM-4的应用来说，接收端ADC的采样率需要达到100Gs/s，否则，采样时就会产生Alias，对信号产生畸变；采样有效位宽同样非常重要，对于PAM-4应用，并不是说2位的有效位数就能够满足数字信号处理的需求，而是至少需要4位以上的有效位宽。

6 5G基站AAU用以太网switch
6.1 AAU组成
ADC/DAC - ADI
FPGA - Altera
SoC - TI OMAP
10G ethernet switch - Marvell

6.2 原理
- 5G基站的核心设备包括基带处理单元（BBU）、有源天线单元（AAU）两部分，大家常见到挂着一圈天线的电信铁塔，AAU就安装在铁塔上，BBU安装于塔下或附近的机房中，同时还会部署电源柜、传输柜等配套设备
- 信号发送时，机房（BBU）将基带I/Q信号通过10G以太网传输给AAU，AAU（FPGA和DAC）将I/Q信号转换成射频信号，再通过天线发送出去
- 信号接收时，天线传来的射频信号，由AAU（ADC和FPGA）转化成基带I/Q信号，通过10G switch传输给室内处理设备（BBU）

7 Abbreviations
comma：K码，0xBC，K28.5
Gsps：Giga samples per second
JESD204B：JEDEC Standard No. 204B
Msps：Mega-Sample per second
SR ADC：Successive Approximation ADC