1.耦合机理及去耦需求
集成电路芯片都有电源引脚,有的甚至有多个电源电压和模拟数字混合电源。无论电源引脚数量如何,每路电源都有其允许范围,包括推荐工作范围和最大绝对值。为防止芯片损坏、保持正常工作,必须遵守这些限制条件。
然而,由于噪声和电源纹波导致的电源电压微小变化——即便仍在推荐的工作范围内——也会导致器件性能下降。例如在集成运放中,微小的电源变化会产生输入和输出电压的微小变化,如下图所示:
运放对电源电压变化的灵敏度用电源抑制比(PSRR)来量化,其定义为电源电压变化与输出电压变化的比值。通常情况下,这个比值越大,则说明器件的稳定性越强。
上图显示了典型高性能放大器(OP1177)的PSR随频率以大约20dB/10倍频程下降的情况。图中显示了采用正负电源两种情况下的曲线图。尽管PSRR在直流下是120dB,但较高频率下会迅速降低,此时电源线路上有越来越多的无用能量会直接耦合至输出。
如果芯片驱动较大负载,并且在电源轨上存在分布阻抗(寄生),则负载电流会调制电源轨,在分布阻抗上形成压降,增加了交流信号中的噪声和失真。
在高频数字电路中,高频IC的性能会随着电源上的噪声而变差,降低逻辑电平的噪声容限,时钟抖动产生错误时序。
2.去耦原理
典型的4层PCB通常设计为接地层、电源层、顶部信号层和底部信号层。表面贴装IC的接地引脚通过引脚上的过孔直接连接到接地层,从而最大限度地减少接地连接中的无用阻抗。
电源轨通常位于电源层,并且路由到IC的各种电源引脚。显示电源和接地连接的简单IC模型如下图所示。
IC内产生的电流表示为IT。流过走线阻抗Z的电流产生电源电压VS的变化。如上所述,根据IC的PSR,这会产生各种类型的性能降低。通过使用尽可能短的连接,将适当类型的局部去耦电容直接连接到电源引脚和接地层之间,可以最大限度地降低对功率噪声和纹波的灵敏度。去耦电容用作瞬态电流的电荷库,并将其直接分流到地,从而在IC上保持恒定的电源电压。虽然回路电流路径通过接地层,但由于接地层阻抗较低,回路电流一般不会产生明显的误差电压。
下图显示了高频去耦电容必须尽可能靠近芯片的情况。否则,连接走线的电感将对去耦的有效性产生不利影响。
上图左侧,电源引脚和接地连接都尽可能短,是最有效的走线方式。但在上图右侧中, PCB走线内的寄生电感和电阻将造成去耦方案的有效性降低,且增加封闭环路可能造成干扰问题。
3.选择去耦电容及磁珠
低频噪声去耦通常需要用电解电容(典型值为1µF至100µF),以此作为低频瞬态电流的电荷库。将低电感表面贴装陶瓷电容(典型值为0.01µF至0.1µF)直接连接到IC电源引脚,可最大程度地抑制高频电源噪声。所有去耦电容必须直接连接到低电感接地层才有效。此连接需要短走线或过孔,以便将寄生串联电感降至最低。
大多数IC数据手册在应用部分说明了推荐的电源去耦电路,用户应始终遵循这些建议,以确保器件正常工作。
铁氧体磁珠(以镍、锌、锰的氧化物或其他化合物制造的绝缘陶瓷)也可用于在电源滤波器中去耦。铁氧体在低频下(<100kHz)为感性—因此对低通LC去耦滤波器有用。 100kHz以上,铁氧体成阻性(低Q)。铁氧体阻抗与材料、工作频率范围、直流偏置电流、匝数、尺寸、形状和温度成函数关系。
铁氧体磁珠并不一定需要加,但可以增强高频噪声隔离和去耦。还有一点容易忽略,就是需要验证磁珠会不会饱和,特别是在运算放大器驱动高输出电流时。当铁氧体饱和时,它就会变为非线性,失去滤波特性。请注意,某些铁氧体甚至可能在完全饱和前已经呈非线性。因此,如果需要功率级,以低失真输出工作,当在磁珠饱和区域附近工作时,应检查磁珠的饱和性。最重要的参考参数是其通流电流,一般工作点放在磁珠额定电流的一半比较合适。典型铁氧体磁珠阻抗如下图所示。
在为去耦应用选择合适的类型时,需要仔细考虑由于寄生电阻(ESR)和电感(ESL)产生的非理想电容性能。
下图是实际电容的阻抗曲线:
电容自谐振频率就是电容电抗(1/ωC)等于ESL电抗(ωESL)时的频率,这时电容阻抗等于ESR。
对这一谐振频率等式求解得到下式:
所有电容的阻抗曲线都与图示的大致形状类似(‘V’型)。虽然实际曲线图有所不同,但大致形状相同。最小阻抗由ESR决定,高频区域由ESL决定,而后者在很大程度上受封装样式影响。
给大家一个去耦电容选型参考:
频率范围(Hz) | 去耦电容取值 |
DC-100K | 10uF以上的铝电解或钽电容 |
100k - 10M | 100nF陶瓷电容 |
10M - 100M | 10nF陶瓷电容 |
>100M | 1nF陶瓷电容和PCB地平面与电源平面的电容 |
一般运用中,100nF去耦合电容就可以了,但不是什么场合都放100nF去耦电容,而是应该根据工作环境选择,而且去耦电容都应该选择低ESL和ESR型电容。