FPGA入门veriloig语言

打开quartus新建文件然后在里面用verilog语言进行编程
对于时序逻辑电路和组合逻辑电路的区别
时序逻辑电路这里单指D触发器，和之前的状态和时钟沿有关
组合逻辑只和当前状态有关

1、module ex_module(
input wire sclk,
input wire rst_n,
input wire [7:0] d,//声明模块时输入必须是wire变量，构件之间的物理连线
input wire [7:0] q,//模块声明时输出可以是wire变量给，也可以是reg变量，REG 用于时序逻辑，reg 用于 always @ （posedge clk） 的always 块中。
);
always @(posedge sclk or negedge rst_n)//敏感列表可以包括电平触发或沿触发
if(rst_n==1’b0)//条件表，这里是组合逻辑，一个比较器，1比特，b表示2进制
q<=8’h00;//沿触发的逻辑里面一定要用，<=非阻塞值
else
q<=d;
endmodule

2
module ex_wire(
input wire sel,
input wire a,
input wire b,
output wire c //接口列表最后一个不加逗号
);
assign c=(sel==1’b1)?a:b;
endmodule

3
module ex_cnt(
input wire sclk,//模拟晶振产生震荡信号
input wire rst_n,//模拟复位
input wire [9:0] cnt
);
reg [7:0] cnt_r;
always @(posedge sclk or negedge rst_n)
if(rst_n == 1’b0)
cnt_r<=10’d0;//32位的0
else
cnt_r<=cnt_r + 1’b1;//0-1023-1-1023
assign cnt = cnt_r;
endmodule

4
`timescale 1ns/100ps
module tb_ex_cnt;
reg tb_sclk,tb_rst_n;

initial//上电初始化过程，一上电只执行一次
begin
tb_sclk <=0;
tb_rst_n <=0;//发生有顺序，延迟是0
#200.1
tb_rst_n<=1;
end//顺序执行（只是在textbench)这样理解
always #10 tb_sclk<=~tb_sclk;//循环震荡周期20ns
//例化的方法
//原始模块名字 例化的名字（可以自定义
ex_cnt ex_cnt_inst(
.sclk (tb_sclk),
.rst_n (tb_rst_n),
.cnt (tb_cnt)
);
endmodule

5仿真结果