verilog程序，ISE 10.1环境下，综合出错“ this signal is connected to multiple drivers.”

ISE调试手记，问题总结与解决（2）：

背景：Xilinx公司的FPGA  ，ISE 10.1 开发环境，  verilog HDL语言

问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下：

ERROR:Xst:528 - Multi-source in Unit on signal ; this signal is connected to multiple drivers.
Drivers are:

 

此类错误系将某同一个reg变量在多个个always块中进行了赋值操作，此类程序是不可综合的，因此须修改程序。

切记，对于同一个reg型变量只能在一个always块中对其值进行修改，当然在其它块中可以引用其值！

 

其实这种错误是可又理解的，试想两个always都在时钟的驱动下工作，如果，我说是如果，在同一个时钟时刻，在两个alway块中对同一reg型赋值条件都满足，那么你让FPGA该怎么做呢？让它听谁哪个always块的呢？

verilog最终是要生成电路在FPGA里面，这让FPGA情何又堪？如何生成电路？

详细请见：http://blog.csdn.net/jbb0523/article/details/6946899