Verilog基础三——语句

一、结构语句
1）initial在模块里只执行一次，实际上是不存在的，常用来编写测试文件

initial begin... ...
#20 touch_key <= 1'b1		//	#20表示延时20nm后，touch_key拉高

2）always一直在不断的重复活动

always #10 sys_clk<=~sys_clk		//产生20nm（50mhz）的时钟信号

敏感列表：只有敏感列表里的条件满足时，begin~end之间的过程块语句才能执行。
沿触发的always语句用来描述时序逻辑（有记忆功能），电平触发的always语句用来描述组合逻辑。

always @(*)begin				//@(*)表示后面的块语句中所有的输入变量都是敏感信号
	out1 = a ? (b+c) : (d+e);
	out2 =  f ? (g+h) : (m+n):
end

二、赋值语句
阻塞赋值“=”：在同一个always语句中，后面的赋值语句是在前面赋值语句结束后才开始执行的。（一步赋值到位）
非阻塞赋值“<=”：在同一个always语句中，所有的赋值语句同时执行。只能用于对寄存器类型的变量进行赋值。（节拍性的逐步赋值）
组合逻辑使用“=”，时序逻辑使用“<=”
非阻塞赋值只能用于always和initial结构语句里（因为：寄存器变量只能用在这样的语句里）
在同一个always块中只能使用一种赋值方式
不容许在多个always块中对同一变量进行赋值，因为always之间是并行的。
三、条件语句
if else else if
条件语句必须在过程块（initial和always）中使用。
case
控制表达式、分支表达式（两种表达式的位宽必须一致）、default
casez：不考虑高阻值z
casex：不考虑不定值x