半导体IP核

1. 简介

IP 核（Intellectual Property Core，知识产权核）是指在半导体集成电路设计中那些可以重复使用的、具有自主知识产权功能的设计模块，设计公司无需对芯片每个细节进行设计，通过购买成熟可靠的IP方案，实现某个特定功能，这种类似搭积木的开发模式，缩短了芯片开发的时间，提升了芯片的性能。

 

IP核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短设计所需的周期。IP核可以通过协议由一方提供给另一方，或由一方独自占有。IP核的概念源于产品设计的专利证书和源代码的版权等。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列的逻辑设计，以减少设计周期。

 

2. 形式

IP核分为软核、硬核和固核。软核通常是与工艺无关、具有寄存器传输级硬件描述语言描述的设计代码，可以进行后续设计，即RTL代码；硬核是前者通过逻辑综合、布局、布线之后的一系列表征文件，具有特定的工艺形式、物理实现方式，即版图；固核则通常介于上面两者之间，它已经通过功能验证、时序分析等过程，设计人员可以以逻辑门级网表的形式获取，即网表。

 

IP 核有三种不同的存在形式：HDL 语言形式，网表形式、版图形式，分别对应我们常说的三类 IP 内核：软核、固核和硬核。

1）软核是用 VHDL 等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能，优点是设计周期短，设计投入少，布局和布线灵活，缺点是一定程度上使后续工序无法适应整体设计，性能上也不可能获得全面的优化，软核通常以加密形式提供，实际的 RTL 对用户不可见。

2）固核对软核进行了参数化，用户可通过头文件或图形用户接口(GUI)方便地对参数进行操作，由于内核的建立(setup)、保持时间和握手信号都可能是固定的，因此其它电路的设计时都必须考虑与该内核进行正确地接口。

3）硬核提供设计阶段最终阶段产品——掩膜，以经过完全的布局布线的网表形式提供，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化，尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄存器转移级(RTL)文件，因而更易于实现 IP 保护。

 

3. 分类

半导体IP市场按照设计IP的不同可分为处理器IP、接口IP、存储器IP三大主要市场。

 

4. 主要厂商

全球半导体IP生态系统的主要参与者，包括ARM Holdings（英国），synopsys（美国），Cadence（美国），Imagination Technologies（英国），Lattice Semiconductor（美国），CEVA（美国），Rambus（美国），Mentor Graphics（美国），eMemory（台湾）和Sonics（美国）。