ifdef、ifndef使用规则，FPGA开发工具分享

verilog中使用ifdef/else/endif和ifndef/else/endif的语句进行预编译处理，可以对指定的程序段进行编译，以便于在不同工程模式下灵活的切换代码，实现不同的功能需求。代码示意如下:

1. ifdef/else
   如果定义了宏定义STRING，则综合工具会编译code_0段，若未定义STRING，则编译code1段。

`ifdef STRING
     code_0;
 `else
     code_1;
  `endif

1. ifndef/else
   如果定义了宏定义STRING，则综合工具会编译code_1段，若未定义STRING，则编译code0段。

`ifndef STRING
     code_0;
 `else
     code_1;
  `endif

此外，分享一下FPGA开发的一些工具，若大家有更好的一些工具，可以相互交流一下。

1. WikidPad
   项目过程中记录一些debug diary等，推荐wikidPad，可以将工作中的信息做一下记录，界面也比较可观，属于开源树状笔记管理软件。

2. Gvim
   代码编写可以使用GVIM工具，其功能较为强大，灵活性较高。

3. Beyond compare
   文件比较工具推荐Beyond compare，能够对数据包、文件夹等进行比对。