层次化的设计（hierarchy design）：概论

层次化设计适当下非常流行的设计思路，随着芯片的规模越来越大，fullchip的数据量和复杂度和过去已经不能同日而语了，无论是工具的runtime还是QoR，直接完成full-chip的工作越来越不现实。所以，在这里，就需要引入 层次化的设计（hierarchy design） 的概念，
从芯片的规划开始，层次化的理念贯穿整个设计流程，下面的各个设计方面都会受到不同程度的影响

RTL
UPF
verification
DFT
Timing constraint
synthesis
EC
layout
STA
stream-out
layout verification
Power analysis

一个项目的开始，需要根据实际的需要确定层次，这主要是基于模块功能规模，一起来看下面这个实例

从上边这个示例可以看到

主控：CPU和core
辅助（子功能模块）：soc-subsystem
总线：AHB_BUS
中心控制：clock/power/reset
额外（上述框图并未体现）：PHY以及各种接口（MIPI，DDR，USB等等）
IO：由于使用的层级都是芯片的inout，通常都放在顶层
存储单元：例化在各个模块的内部，提供给模块自身使用

根据这种结构，在做partition的分割的时候，会按照真实的需求来定义，

类别	partition	独立约束（UPF/SDC etc.）
主控	core-partition	yes
辅助	peripheral-partition	yes
总线	top-level	yes,with hierarchy support
中心控制	top-level	yes, with hierarchy support
额外	top-level/*-partition	NA, follow current hierarchy
存储单元	top-level/*-partition	NA, follow current hierarchy
IO	top-level	yes

可以看出，从整个SOC的设计当中，主要的partition分割是两种，top和none-top。理论上讲，所有的none-top，互相之间都没有依赖关系（dependency），除非它本身也是一个小top，具体可见下面的示例：

这里的top和sub-top_1就是所谓的hierarchy design，在一个芯片里边，top通常只有一个，但是可能会有多个sub-top，甚至是sub-sub-top，这取决于芯片层次化的深度和芯片的复杂度。可以预见，层次化越多，单个partition的复杂度会降低，但是给top的partition划分带来了更多的工作量，譬如

UPF
SDC
physical partition boundary

还有一个影响就是dependency，所有的sub-top，都和top一样，在后端实现的时候（synthesis/layout），任何的top的后端工作，都需要sub partition的支持，譬如上图，要想开始sub-top1的synthesis，就必须先要完成 sub_par_1_1，sub_par_1_2，sub_par_1_3的综合工作。
这就是runtime的瓶颈。实际项目中，为了减少这方面的影响，通常都会有一些变通的手段，来快速支持顶层设计，这个小技巧的具体细节，也会在本系列文章里边提及。
业界里边还有一种更为前卫的partition的设计，被称为abut-partition的设计，简单的讲就是没有top的概念，所有的partition都是完全贴合的，譬如下面这个floorplan的partition的框图

这种架构更为简练，所有的设计全部都推到了partition，从物理实现上来讲，top level已经不包含任何的leaf cell，所有的存在就是一些连线关系、PG、terminal以及co-design routing了，这种极简的abut设计有其优越性，也有一些限制，具体的细节，也会在后面的章节里展开讨论。

有了上边的这些基本概念，从下一讲开始，就一起进入层次化设计的世界吧！