Verilog中的generate语句

generate //generate 语句开始
genvar gv_i; // 通过genvar关键字声明一个循环变量
    for(gv_i = 0;gv_i < FIL_WIDTH;gv_i = gv_i + 1) //循环条件
        begin:databuf    // for语句后必须有begin和end，且begin后接一个名字
            always@(posedge clk or negedge rst_n) // 触发条件
                begin //执行内容
                    if(!rst_n)
                        data_buf[gv_i] <= 0 ;
                    else
                        data_buf[gv_i] <= (!gv_i) ? dataI : data_buf[gv_i - 1];
                end
        end
endgenerate //generate 语句结束