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Verilog学习简记

这段时间，由于专业课程上的安排，学习到了verilog硬件描述语言，实际去用的时候会遇到比较多的问题，简单在这里记一下。

1.v文件编译错误
/Error: D:/mentorsim/examples/p8.v(7): (vlog-2110) Illegal reference to net “qout”./*
   出现该错误，将always模块中被赋值的信号量设定为reg型，默认为wire型无法进行赋值操作。

2.连续赋值语句assign使用中的注意事项
（1）赋值目标只能是wire型
（2）在连续赋值语句中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，重新赋值（如果没有定义延时。）
（3）连续赋值语句不能出现在过程快中
（4）多个连续赋值语句之间是并行关系，与位置顺序无关

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