【教程】数电基础与Verilog设计（二）

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作者：轩工

四、时序逻辑电路
4.1 概述

4.2 D型锁存器
4.2.1 工作原理

4.2.2 行为建模

4.2.3 避免锁存器

4.3 D型触发器
4.3.1 工作原理

4.3.2 复位/置位D型触器

4.3.3 行为建模

4.4 寄存器
4.4.1 工作原理

4.4.2 行为建模

4.5 移位寄存器

4.5.1 工作原理

4.5.2 行为建模

4.6 计数器
4.6.1 工作原理

4.6.2 行为建模

4.6.3 时序分析

4.7 状态机
4.7.1 概述

4.7.2 SFC

4.7.3 状态机描述

4.7.4 状态机实现

4.7.5 状态机图示

五、算术运算电路
5.1 加法器

5.1.1 半加器工作原理

5.1.2 半加器行为建模

5.1.3 1位全加器工作原理

5.1.4 1位全加器行为建模

5.1.5 1位全加器行图示

5.2 减法器

5.2.1 原码

5.2.1 补码