FPGA中对FIFO深度的计算

写时钟周期w_clk, 
读时钟周期r_clk, 
写时钟周期里，每B个时钟周期会有A个数据写入FIFO 
读时钟周期里，每Y个时钟周期会有X个数据读出FIFO 
则，FIFO的最小深度是？ 
首先，这道题不一定有解 
有解的必要条件是在一定时间内（足够长），写入的数据数量一定要等于读出的数据数量 
因此有：A/B * w_clk = X/Y * r_clk 
其次，算出写数据的最大burst_length。考虑最坏情况 
比如，如果条件给出，每100个写时钟，写入80个数据，那么在背靠背的情况下，burst_length = 2*80=160 
最后，fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk 
BTW：通常，为了安全起见，都会多留一些depth的余度
个人觉得，公式应该是这样： 
A/(B * w_clk) = X/(Y * r_clk) 
fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk 
举例说明： 
如果100个写时钟周期可以写入80个数据，10个读时钟可以读出8个数据 
其中w_ck=5ns,r_ck=10ns 
如果按照之前的公式，得出的深度为：fifo_depth = burst_length - burst_length * X/Y * r_ck/w_clk=160-160*8/10*2=-94,显然是不对的 
实际上，考虑背靠背（20个clk不发数据＋80clk发数据＋80clk发数据＋20个clk不发数据的200个clk） 
这样在中间160个写时钟周期连续写的情况下，只能读出160*5/(10*10)*8=64个数据，所以FIFO的深度应该为160-64=96 
也就是fifo_depth = burst_length - burst_length * X/Y * w_clk /r_clk=160-160*8/10*5/10=96

如果数据流连续不断则FIFO深度无论多少，只要读写时钟不同源同频则都会丢数；
FIFO用于缓冲块数据流，一般用在写快读慢时，
FIFO深度 / （写入速率 - 读出速率） = FIFO被填满时间 应大于数据包传送时间= 数据量 / 写入速率
例：A/D采样率50MHz,dsp读A/D读的速率40MHz,要不丢失地将10万个采样数据送入DSP,在A/D在和DSP之间至少加多大容量（深度）的FIFO才行？
100，000 / 50MHz = 1/ 500 s = 2ms
(50MHz - 40MHz)　* 1/500 = 20k既是ＦＩＦＯ深度。
一种错误的算法（我也犯了同样的错误）:
100，000/40MHZ= 1/400s = 2.50ms
(50M - 400M)*1/400 =25K.那么这样进去的数据就不是100K了，而是100K+50M*（0.0025-0.002）=125，000bit，错误在时间的计算