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1 Getting Started

1.1 Getting Started（Step one）

1.2 Output Zero（Zero）

2 Verilog Language

2.1 Basics

2.1.1 Simple wire（wire）

2.1.2 Four wires（wire4）

2.1.3 Inverter（Notgate）

2.1.4 AND gate（Andgate）

2.1.5 NOR gate （Norgate）

2.1.6 XNOR gate（Xnorgate）

2.1.7 Declaring wires（Wire decl）

2.1.8 7458 chip（7458）

2.2 Vectors

2.2.1 Vectors（Vector0）

2.2.2 Vectors in more detail（Vector1）

2.2.3 Vector part select（Vector2）

2.2.4 Bitwise operators（Vectorgates）

2.2.5 Four-input gates（Gates4）

2.2.6 Vector concatenation operator（Vector3）

2.2.7 Vector reversal 1（Vectorr）

2.2.8 Replication operation（Vector4）

2.2.9 More replication（Vector5）

2.3 Module: Hierarchy

2.3.1 Modules（Module）

2.3.2 Connecting ports by position（Module pos）

2.3.3 Connecting ports by name（Module name）

2.3.4 Three modules（Module shift）

2.3.5 Modules and vectors（Module shift8）

2.3.6 Adder 1（Module add）

2.3.7 Adder 2（Module fadd）

2.3.8 Carry-select adder（Module cseladd）

2.3.9 Adder-subtractor（Module addsub）

2.4 Procedure

2.4.1 Always blocks （combination）（Alwaysblock1）

2.4.2 Always blocks（clocked）（Alwaysblock2）

2.4.3 If statement（Always if）

2.4.4 If statement latches（Always if2）

2.4.5 Case statement（Always case）

2.4.6 Priority encoder（Always case2）

2.4.7 Priority encoder with casez（Always casez）

2.4.8 Avoiding latches（Always nolatches）

2.5 More Verilog Features

2.5.1 Conditional ternary operator（Conditional）

2.5.2 Reduction operators（Reduction）

2.5.3 Reduction: Even wider gates（Gates100）

2.5.4 Combinational for-loop: Vector reversal 2（Vector100r）

2.5.5 Combinational for-loop: 255-bit population count（Popcount255）

2.5.6 Generate for-loop: 100-bit binary adder 2（Adder100i）

2.5.7 Generate for-loop: 100-bit digit BCD adder（Bcdadd100）

3 Circuits

3.1 Combinational logic

3.1.1 Basic Gates

3.1.1.1 Wire（Exams/m2014 q4h）

3.1.1.2 GND（Exams/m2014 q4i）

3.1.1.3 NOR（Exams/m2014 q4e）

3.1.1.4 Another gate（Exams/m2014 q4f）

3.1.1.5 Two gates（Exams/m2014 q4g）

3.1.1.6 More logic gates（Gates）

3.1.1.7 7420 chip（7420）

3.1.1.8 Truth tables（Truthtable1）

3.1.1.9 Two-bit equality（Mt2015 eq2）

3.1.1.10 Simple circuit A（Mt2015 q4a）

3.1.1.11 Simple circuit B（Mt2015 q4b）

3.1.1.12 Combine circuit A and B（Mt2015 q4）

3.1.1.13 Ring or vibrate？（Ringer）

3.1.1.14 Thermostat（Thermostat）

3.1.1.15 3-bit population count（Popcount3）

3.1.1.16 Gates and vectors（Gatesv）

3.1.1.17 Even longer vectors（Gatesv100）

3.1.2 Multiplexers

3.1.2.1 2-to-1 multiplexer（Mux2to1）

3.1.2.2 2-to-1 bus multiplexer（Mux2to1v）

3.1.2.3 9-to-1 multiplexer（Mux9to1v）

3.1.2.4 256-to-1 multiplexer（Mux256to1）

3.1.2.5 256-to-1 4bit multiplexer（Mux256to1v）

3.1.3 Arithmetic Circuits

3.1.3.1 Half adder（Hadd）

3.1.3.2 Full adder（Fadd）

3.1.3.3 3-bit binary adder（Adder3）

3.1.3.4 Adder（Exams/m2014 q4j）

3.1.3.5 Signed addition overflow（Exams/ece241 2014 q1c）

3.1.3.6 100-bit binary adder（Adder100）

3.1.3.7 4-digit BCD adder（Bcdadd4）

3.1.4 Karnaugh Map to Circuit

3.1.4.1 3-variable（Kmap1）

3.1.4.2 4-variable（Kmap2）

3.1.4.3 4-variable（Kmap3）

3.1.4.4 4-variable（Kmap4）

3.1.4.5 Minimum SOP and POS（Exams/ece241 2013 q3）

3.1.4.6 Karnaugh map（Exams/m2014 q3）

3.1.4.7 Karnaugh map（Exams/2012 q1g）

3.1.4.8 K-map implemented with a multiplexer（Exams/ece241 2014 q3）

3.2 Sequential logic

3.2.1 Latches and Flip-Flops

3.2.1.1 D flip-flop（Dff）

3.2.1.2 D flip-flop（Dff8）

3.2.1.3 DFF with reset（Dff8r）

3.2.1.4 DFF with reset value（Dff8p）

3.2.1.5 DFF with asynchronous reset（Dff8ar）

3.2.1.6 DFF with byte enable（Dff16e）

3.2.1.7 D Latch（Exams/m2014 q4a）

3.2.1.8 DFF（Exams/m2014 q4b）

3.2.1.9 DFF （Exams/m2014 q4c）

3.2.1.10 DFF+gate（Exams/m2014 q4d）

3.2.1.11 Mux and DFF（Mt2015 muxdff）

3.2.1.12 Mux and DFF（Exams/2014 q4a）

3.2.1.13 DFFs and gates（Exams/ece241 2014 q4）

3.2.1.14 Creat circuit from truth table（Exams/ece241 2013 q7）

3.2.1.15 Detect an edge（Edgedetect）

3.2.1.16 Detect both edge（Edgedetect2）

3.2.1.17 Edge capture register（Edgecapture）

3.2.1.18 Dual-edge triggered flip-flop（Dualedge）

3.2.2 Counters

3.2.2.1 Four-bit binary counter（Count15）

3.2.2.2 Decade counter（Count10）

3.2.2.3 Decade counter again（Count1to10）

3.2.2.4 Show decade counter（Countslow）

3.2.2.5 Counter 1-12（Exams/ece241 2014 q7a）

3.2.2.6 Counter 1000（Exams/ece241 2014 q7b）

3.2.2.7 4-digit decimal counter（Countbcd）

3.2.2.8 12-hour clock（Count clock）

3.2.3 Shift Registers

3.2.3.1 4-bit shift register（Shift4）

3.2.3.2 Left/right rotator（Rotate100）

3.2.3.3 Left/right arithmetic shift by 1 or 8（Shift18）

3.2.3.4 5-bit LFSR（Lfsr5）

3.2.3.5 3-bit LFSR（Mt2015 lfsr）

3.2.3.6 32-bit LFSR（Lfsr32）

3.2.3.7 Shift register（Exams/m2014 q4k）

3.2.3.8 Shift register（Exams/m2014 q4b）

3.2.3.9 3-input LUT（Exams/ece241 2013 q12）

3.2.4 More Circuits

3.2.4.1 Rule 90（Rule90）

3.2.4.2 Rule 110（Rule110）

3.2.4.3 Conway's Game of Life 16x16（Conwaylife）

3.2.5 Finite State Machines

3.2.5.1 Simple FSM 1（asynchronous reset）

3.2.5.2 Simple FSM 1（synchronous reset）

3.2.5.3 Simple FSM 2（asynchronous reset）

3.2.5.4 Simple FSM 2（synchronous reset）

3.2.5.5 Simple state transitions 3（Fsm3comb）

3.2.5.6 Simple one-hot state transitions 3（Fsm3onehot）

3.2.5.7 Simple FSM 3 （asynchronous reset）（Fsm3）

3.2.5.8 Simple FSM 3 （synchronous reset）（Fsm3s）

3.2.5.9 Design a Moore FSM （Exams/ece241 2013 q4）

3.2.5.10 Lemmings 1（Lemmings1）

3.2.5.11 Lemmings 2（Lemmings2）

3.2.5.12 Lemmings 3（Lemmings3）

3.2.5.13 Lemmings 4（Lemmings4）

3.2.5.14 One-hot FSM（Fsm onehot）

3.2.5.15 PS/2 packet parser（Fsm ps2）

3.2.5.16 PS/2 packet parser and datapath（Fsm ps2data）

3.2.5.17 Serial receiver（Fsm serial）

3.2.5.18 Serial receiver and datapath（Fsm serialdata）

3.2.5.19 Serial receiver with parity checking（Fsm serialdp）

3.2.5.20 Sequence recognition（Fsm hdlc）

3.2.5.21 Q8:Design a Mealy FSM（Exams/ece241 2013 q8）

3.2.5.22 Q5a:Serial two's complementer（Moore FSM）（Exams/ece241 2014 q5a）

3.2.5.23 Q5b:Serial two's complementer（Mealy FSM）（Exams/ece241 2014 q5b）

3.2.5.24 Q3a: FSM（Exams/2014 q3fsm）

3.2.5.25 Q3b: FSM（Exams/2014 q3bfsm）

3.2.5.26 Q3c: FSM logic（Exams/2014 q3c）

3.3 Building Larger Circuits

3.3.1 Counter with period 1000（Exams/review2015 count1k）

3.3.2 4-bit shift register and down counter（Exams/review2015 shiftcount）

3.3.3 FSM:Sequence 1101 recognizer（Exams/review2015 fsmseq）

3.3.4 FSM: Enable shift register（Exams/review2015 fsmshift）

3.3.5 FSM: The complete FSM（Exams/review2015 fsm）

3.3.6 The complete timer（Exams/review2015 fancytimer）

3.3.7 FSM: One-hot logic equations（Exams/review2015 fsmonehot）

4 Verification: Reading Simulation

4.1 Finding bugs in code

4.1.1 Mux（Bugs mux2）

4.1.2 NAND（Bugs nand3）

4.1.3 Mux（Bugs mux4）

4.1.4 Add/sub（Bugs addsubz）

4.1.5 Case statement（Bugs case）

4.2 Build a circuit from a simulation waveform

4.2.1 Combinational circuit 1（Sim/circuit1）

4.2.2 Combinational circuit 2（Sim/circuit2）

4.2.3 Combinational circuit 3（Sim/circuit3）

4.2.4 Combinational circuit 4（Sim/circuit4）

4.2.5 Combinational circuit 5（Sim/circuit5）

4.2.6 Combinational circuit 6（Sim/circuit6）

4.2.7 Sequential circuit 7（Sim/circuit7）

4.2.8 Sequential circuit 8（Sim/circuit8）

4.2.9 Sequential circuit 9（Sim/circuit9）

5 Verification: Reading Simulation

5.1 Clock（Tb/clock）

5.2 Testbench1（Tb/tb1）

5.3 AND gate（Tb/and）

5.4 Testbench2（Tb/tb2）

5.5 T flip-flop（Tb/tff）