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Verilog刷题-4-Wire

题目描述

输入:in
输出:out
令输出信号和输入信号一致。

代码

module top_module( input in, output out );

    assign out = in;
endmodule

结果

在这里插入图片描述
Verilog刷题-4-Wire_第1张图片

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