Verilog刷题-5-Wire4

题目描述

文字描述
图示：

代码

module top_module( 
    input a,b,c,
    output w,x,y,z );
	assign w = a;
    assign x = b;
    assign y = b;
    assign z = c;
    // assign {w,x,y,z} = {a,b,b,c};     //参考答案
endmodule

结果