- 第11周作业---HLS编程环境入门
pss_runner
目录HLS概念HLS是什么HLS与VHDL/Verilog有什么关系?HLS技术问题HLS开发步骤环境搭建编写test.cpp文件预编译cpp文件HLS概念HLS是什么高层次综合(High-levelSynthesis)简称HLS,指的是将高层次语言描述的逻辑结构,自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言,包括C、C++、SystemC等,通常有着较高的抽象度,并且往往不具有时
- VCS简介
XtremeDV
VCS快速实战指南
1.2.1关于VCSVCS是VerilogCompiledSimulator的缩写。VCSMX®是一个编译型的代码仿真器。它使你能够分析,编译和仿真Verilog,VHDL,混合HDL,SystemVerilog,OpenVera和SystemC描述的设计。它还为您提供了一系列仿真和调试功能,以验证您的设计。这些功能提供了源码调试和仿真结果查看功能。vcs提供了一系列的feature,如下图:业界
- vcs 入门
hemmingway
Xilinx/FPGA
synopsysvcs软件是仿真和验证的软件,必须掌握。vcs即verilogcompilesimulator支持verilog,systemVerilog,openvera,systemC等语言,同时也有代码覆盖率检测等功能。可以合第三方软件集合使用,例如Vera,Debussy,Specman等等。在linux下调用vcs,需要设置相应的环境变量。1、学习vcs最好的资料肯定是官方的说明书,安
- Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现
2401_84185145
程序员fpga开发
理论上,FPGA从编程到下载实现预期功能的过程最少仅需要上述7个步骤中的4、5、6和7,即RTL分析、综合、实现和下载。其中的RTL分析、综合、实现的具体含义和区别又是什么?2、RTL分析(RTLanalysis)一般来讲,通常的设计输入都是Verilog、VHDL或者SystemVerilog等硬件描述语言HDL编写的文件,RTL分析这一步就是将HDL语言转化成逻辑电路图的过程。比如HDL语言描
- 1. Verilog2. C语言3. 数组4. 关键词5. 模块
行者..................
c语言fpga开发开发语言FPGA
###5.2.4Verilog数组VSC语言数组####Verilog数组在Verilog语言中,数组通常被称作内存。以下是一个定义的例子:```verilog(*ram_style="distributed"*)reg[0:31]MyMem[0:7]```这行代码定义了一个长度为32位,包含7个元素的数组。具体来说:-`reg[0:31]`表示每个数组元素是一个32位的寄存器。-`MyMem[0
- (170)时序收敛--->(20)时序收敛二十
FPGA系统设计指南针
FPGA系统设计(内训)fpga开发时序收敛
1目录(a)FPGA简介(b)Verilog简介(c)时钟简介(d)时序收敛二十(e)结束1FPGA简介(a)FPGA(FieldProgrammableGateArray)是在PAL(可编程阵列逻辑)、GAL(通用阵列逻辑)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。(b)
- 初识 Verilog
栀栀栀
笔记
Verilog综述:类C,并行,自顶向下,硬件描述语言,VHDL,VerilogHDL。VHDL,VerilogHDL,两种不同描述语言。Verilog语言(并行,硬件)类似C语言(串行,软件)。基础知识:1.Verilog的四值逻辑系统0低电平1高电平X不确定Z高阻态2.Verilog的数据类型寄存器数据类型表示一个抽象的数据存储单元,只能在always语句和initial语句等过程语句中被赋值
- Verilog刷题笔记31
十六追梦记
笔记
题目:Supposeyouaredesigningacircuittocontrolacellphone’sringerandvibrationmotor.Wheneverthephoneneedstoringfromanincomingcall(),yourcircuitmusteitherturnontheringer()orthemotor(),butnotboth.Ifthephoneis
- Quartus网盘资源下载与安装 附图文安装教程
学习天使Alice
fpga开发学习
如大家所了解的,Quartus是一种FPGA设计软件(相信理工科的小伙伴,很多都接触或学习过FPGA),旨在为数字电路设计师提供一个高效、便捷的开发环境。它可以帮助用户完成数字逻辑电路的设计、仿真、综合和布局,以及与外围设备进行通信和控制。Quartus支持多种编程语言,包括VHDL、Verilog等,并具有丰富的功能和工具库,可满足不同级别、不同规模的数字电路设计需求。收藏的Quartus安装包
- Verilog刷题笔记59
十六追梦记
笔记
题目:Exams/m2014q6c解题:moduletop_module(input[6:1]y,inputw,outputY2,outputY4);assignY2=y[1]&w==0;assignY4=(y[2]&w==1)|(y[3]&w==1)|(y[5]&w==1)|(y[6]&w==1);endmodule结果正确:注意点:起初,我的代码有错误,代码如下:moduletop_modul
- Verilog刷题笔记62
十六追梦记
笔记fpga开发
题目:Exams/review2015fancytimerThisisthefifthcomponentinaseriesoffiveexercisesthatbuildsacomplexcounteroutofseveralsmallercircuits.Youmaywishtodothefourpreviousexercisesfirst(counter,sequencerecognizerF
- Verilog刷题笔记60
十六追梦记
笔记fpga开发
题目:Exams/2013q2bfsmConsiderafinitestatemachinethatisusedtocontrolsometypeofmotor.TheFSMhasinputsxandy,whichcomefromthemotor,andproducesoutputsfandg,whichcontrolthemotor.Thereisalsoaclockinputcalledclk
- verilog中简单的one-hot 状态机转换
Lambor_Ma
verilog数字
简单的one-hot状态机转换one-hot编码verilog中写法one-hot编码0001001001001000如上例每次只有1个bit位置high其余low的状态叫one-hot,相反只有1个bitlow其余bithigh叫one-cold。verilog中写法一般状态机转换中我们会先paremeterA=0001,B=0010,C=0100,D=1000;像这样预设值,这里介绍一种新的方
- verilog中 blocking assignment 和non-blocking assignment的区别(阻塞赋值和非阻塞赋值的区别)
Lambor_Ma
verilog数字
阻塞赋值与非阻塞赋值:1.阻塞赋值“=”(组合逻辑电路),非阻塞赋值“<=”(时序逻辑电路);2.Verilog模块编程的8个原则:(1)时序电路建模时,用非阻塞赋值。(2)锁存器电路建模时,用非阻塞赋值。(3)用always块建立组合逻辑模型时,用阻塞赋值。(4)在同一个always块中建立时序和组合逻辑电路时,用非阻塞赋值。(5)在同一个always块中不要既用非阻塞赋值又用阻塞赋值。(6)不
- verilog中 case写法避免写default的巧妙写法
Lambor_Ma
verilog数字
always@(*)beginout='1;//'1isaspecialliteralsyntaxforanumberwithallbitssetto1.//'0,'x,and'zarealsovalid.//Iprefertoassignadefaultvalueto'out'insteadofusinga//defaultcase.case(sel)4'h0:out=a;4'h1:out=b;
- SOC学习历程概述
weixin_30376509
操作系统嵌入式运维
从开始接触soc到现在大概有两年半左右的时间了,经历了ORSOC到minsoc再到mkg-soc的搭建,以及现在的大小核系统的搭建首先先讲下学习的前期需要具备的知识,前面3点是必须,后面3点可以中间学习的过程再学习。之所以有这些要求主要是以防中间的学习过程中,有些东西看不懂而走弯路。学习的前期准备:1、学过数电,有一定的电路基础。2、熟练掌握verilog语言。3、对于计算机组成原理,体系结构有一
- Verilog HDL运算符及其优先级
蒋楼丶
FPGAfpga开发
运算符功能优先级别!、~反逻辑、位反相高*、/、%乘、除、取模∨+、-加、减∨>左移、右移∨、>=小于、小于等于、大于、大于等于∨==、!=、===、!==等、不等、全等、非全等∨&按位与∨^、^~按位逻辑异或和同或∨|按位逻辑或∨&&逻辑与∨||逻辑或∨?:条件运算符,唯一的三目运算符,等同于if-else低
- verilog 随机数的用法
白开水不甜
verilog程序设计
1、$random%b表示(-b+1):(b-1)中的随机数2、{$random}%b表示0:(b-1)中的随机数3、产生一个在min,max之间随机数rand=min+{$random}%(max-min+1);
- FPGA工程师成长路线(持续更新ing,欢迎补充)
白开水不甜
fpga开发
一、开发能力1、FPGA基础知识(1)数电基础知识逻辑门锁存器触发器进制码制状态机竞争与冒险verilog语法(2)FPGA片上资源可配置逻辑块嵌入式块RAM时钟管理资源可编程输入输出单元(IOB)丰富的布线资源底层内嵌功能单元(DLL、PLL、DSP)内嵌专用硬核(专用乘法器、SERDES等)(3)FPGA开发流程(4)FPGA产业现状国外三巨头占领全球90%的市场,分别是Xilinx、Inte
- vivado SLEW
cckkppll
fpga开发
SLEW为配置了I/O标准的输出缓冲区指定了输出缓冲区转换速率支持可编程输出转换速率。架构支持所有架构。适用对象•端口(get_Ports)°连接输出或双向端口•单元(get_cell)°输出缓冲器(所有OBUF变体)价值观•慢速(默认)•中等:适用于UltraScale体系结构,仅适用于高性能(HP)I/O。•快速SyntaxVerilogSyntaxTosetthisattributewhen
- 学习笔记3
倚梦为马_bb81
总结1.Verilog对字符型的定义image.png总结2.Verilog对含有x和z的信号进行计算比较image.png总结3.Verdi后台新进程打开verdiMy_wave.fsdb>&log&后台打开时产生的日志放在log文件中,后台打开,看设计文件,不用新开terimal总结4.Verdi保存波形配置波形窗口的file->savesignal保存为.rc文件打开波形配置文件,新建一个波
- Verilog | 有限状态机Case
赵同学的代码时间
fpga开发
今天尝试将几个有限状态机,转换为Verilog代码,有限状态机(Finite-StateMachine,FSM),简称状态机,是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具,而且也是一种思想方法,在电路设计的系统级和RTL级有着广泛的应用。以下介绍转载自菜鸟runoob.com状态机类型Verilog中状态机主要用于同步时序逻辑的设计,能够在有限个状
- Verilog 利用握手信号(valid/ready)实现数据流水线反压
优质蛋白 - 芯片打工人
fpga开发fpga嵌入式硬件经验分享
应用场景:接收模块不能即时读取发送模块数据时,可能出现数据阻塞的情况简单示例:顶层模块pipeline_top中包含三级流水线,pipeline_top存在上下游模块,且pipeline_top仅通过握手信号获知上下游数据的valid/ready情况modulepipeline_top(inputwireclk,inputwirerst,inputwire[15:0]din,outputwire[
- Verilog刷题笔记54
十六追梦记
笔记fpga开发
题目:FsmserialdpSeealso:SerialreceiveranddatapathWewanttoaddparitycheckingtotheserialreceiver.Paritycheckingaddsoneextrabitaftereachdatabyte.Wewilluseoddparity,wherethenumberof1sinthe9bitsreceivedmustbe
- (135)vivado综合选项--->(35)Vivado综合策略三五
FPGA系统设计指南针
数字IC系统设计(提升笔记)单片机嵌入式硬件FPGA综合
1目录(a)IC简介(b)数字IC设计流程(c)Verilog简介(d)Vivado综合策略三五(e)结束1IC简介(a)在IC设计中,设计师使用电路设计工具(如EDA软件)来设计和模拟各种电路,例如逻辑电路、模拟电路、数字信号处理电路等。然后,根据设计电路的规格要求,进行布局设计和布线,确定各个电路元件的位置和连线方式。最后,进行物理设计,考虑电磁兼容性、功耗优化、时序等问题,并生成芯片制造所需
- (134)vivado综合选项--->(34)Vivado综合策略三四
FPGA系统设计指南针
数字IC系统设计(提升笔记)单片机嵌入式硬件FPGA综合
1目录(a)IC简介(b)数字IC设计流程(c)Verilog简介(d)Vivado综合策略三四(e)结束1IC简介(a)在IC设计中,设计师使用电路设计工具(如EDA软件)来设计和模拟各种电路,例如逻辑电路、模拟电路、数字信号处理电路等。然后,根据设计电路的规格要求,进行布局设计和布线,确定各个电路元件的位置和连线方式。最后,进行物理设计,考虑电磁兼容性、功耗优化、时序等问题,并生成芯片制造所需
- verilog 从入门到看得懂---verilog 的基本语法数据和运算
DKZ001
fpga开发
笔者之前主要是使用c语言和matab进行编程,从2024年年初开始接触verilog,通过了一周的学习,基本上对verilog的语法有了基本认知。总统来说,verilog的语法还是很简单的,主要难点是verilog是并行运行,并且强烈和硬件实际电路相关,在设计到的时候需要考虑时序问题和可综合问题。时序问题:因为verilog是基于硬件实现,在实现的时候要考虑到硬件电路的建立时间和稳定时间,所以会遇
- Verilog语法-参数(parameter,localparam)
刘小适
Verilog设计硬件架构fpga开发
一、参数的用途Veilog中参数的关键词为parameter、localparam,它们在verilog模块的主要用途有两个:第一是便于阅读;第二是便于进行模块的修改。便于阅读很好理解,将代码中常用的数值参数化,用对应的逻辑含义来进行参数命名,这样变提高了代码的逻辑可读性。便于修改主要是两个方面,一方面是在要对代码中多处重复出现的同一值进行修改时,容易出现漏改错改的现象,使用参数后,便只用修改参数
- verilog中,何时用reg和wire
四臂西瓜
其他fpga开发FPGA
何时用?组合逻辑用wire,时序逻辑用reg。reg可以存储数据,wire则就是一根线,只能传递数据。比如?时序逻辑always@(posedgeclkornegedgerst_n)begin//bigrivergoestotheeastendinitialbegin//AllthestartfollowsBeidouend组合逻辑assignhey=hey;//Bagayalualways@(*
- System Verilog学习笔记(十二)——数组(2)
颖子爱学习
SystemVerilog学习笔记学习笔记
SystemVerilog学习笔记(十二)——数组(2)动态数组在编译时不会为其定制尺寸,而是在仿真运行时来确定动态数组一开始为空,需要使用new[]来为其分配空间声明方式intdyn[],d2[];//声明了两个动态数组initialbegindyn=new[5];//包含5个元素foreach(dyn[j])dyn[j]=j;//初始化元素d2=dyn;//拷贝数组dyn.delete();/
- js动画html标签(持续更新中)
843977358
htmljs动画mediaopacity
1.jQuery 效果 - animate() 方法 改变 "div" 元素的高度: $(".btn1").click(function(){ $("#box").animate({height:"300px
- springMVC学习笔记
caoyong
springMVC
1、搭建开发环境
a>、添加jar文件,在ioc所需jar包的基础上添加spring-web.jar,spring-webmvc.jar
b>、在web.xml中配置前端控制器
<servlet>
&nbs
- POI中设置Excel单元格格式
107x
poistyle列宽合并单元格自动换行
引用:http://apps.hi.baidu.com/share/detail/17249059
POI中可能会用到一些需要设置EXCEL单元格格式的操作小结:
先获取工作薄对象:
HSSFWorkbook wb = new HSSFWorkbook();
HSSFSheet sheet = wb.createSheet();
HSSFCellStyle setBorder = wb.
- jquery 获取A href 触发js方法的this参数 无效的情况
一炮送你回车库
jquery
html如下:
<td class=\"bord-r-n bord-l-n c-333\">
<a class=\"table-icon edit\" onclick=\"editTrValues(this);\">修改</a>
</td>"
j
- md5
3213213333332132
MD5
import java.security.MessageDigest;
import java.security.NoSuchAlgorithmException;
public class MDFive {
public static void main(String[] args) {
String md5Str = "cq
- 完全卸载干净Oracle11g
sophia天雪
orale数据库卸载干净清理注册表
完全卸载干净Oracle11g
A、存在OUI卸载工具的情况下:
第一步:停用所有Oracle相关的已启动的服务;
第二步:找到OUI卸载工具:在“开始”菜单中找到“oracle_OraDb11g_home”文件夹中
&
- apache 的access.log 日志文件太大如何解决
darkranger
apache
CustomLog logs/access.log common 此写法导致日志数据一致自增变大。
直接注释上面的语法
#CustomLog logs/access.log common
增加:
CustomLog "|bin/rotatelogs.exe -l logs/access-%Y-%m-d.log 
- Hadoop单机模式环境搭建关键步骤
aijuans
分布式
Hadoop环境需要sshd服务一直开启,故,在服务器上需要按照ssh服务,以Ubuntu Linux为例,按照ssh服务如下:
sudo apt-get install ssh
sudo apt-get install rsync
编辑HADOOP_HOME/conf/hadoop-env.sh文件,将JAVA_HOME设置为Java
- PL/SQL DEVELOPER 使用的一些技巧
atongyeye
javasql
1 记住密码
这是个有争议的功能,因为记住密码会给带来数据安全的问题。 但假如是开发用的库,密码甚至可以和用户名相同,每次输入密码实在没什么意义,可以考虑让PLSQL Developer记住密码。 位置:Tools菜单--Preferences--Oracle--Logon HIstory--Store with password
2 特殊Copy
在SQL Window
- PHP:在对象上动态添加一个新的方法
bardo
方法动态添加闭包
有关在一个对象上动态添加方法,如果你来自Ruby语言或您熟悉这门语言,你已经知道它是什么...... Ruby提供给你一种方式来获得一个instancied对象,并给这个对象添加一个额外的方法。
好!不说Ruby了,让我们来谈谈PHP
PHP未提供一个“标准的方式”做这样的事情,这也是没有核心的一部分...
但无论如何,它并没有说我们不能做这样
- ThreadLocal与线程安全
bijian1013
javajava多线程threadLocal
首先来看一下线程安全问题产生的两个前提条件:
1.数据共享,多个线程访问同样的数据。
2.共享数据是可变的,多个线程对访问的共享数据作出了修改。
实例:
定义一个共享数据:
public static int a = 0;
- Tomcat 架包冲突解决
征客丶
tomcatWeb
环境:
Tomcat 7.0.6
win7 x64
错误表象:【我的冲突的架包是:catalina.jar 与 tomcat-catalina-7.0.61.jar 冲突,不知道其他架包冲突时是不是也报这个错误】
严重: End event threw exception
java.lang.NoSuchMethodException: org.apache.catalina.dep
- 【Scala三】分析Spark源代码总结的Scala语法一
bit1129
scala
Scala语法 1. classOf运算符
Scala中的classOf[T]是一个class对象,等价于Java的T.class,比如classOf[TextInputFormat]等价于TextInputFormat.class
2. 方法默认值
defaultMinPartitions就是一个默认值,类似C++的方法默认值
- java 线程池管理机制
BlueSkator
java线程池管理机制
编辑
Add
Tools
jdk线程池
一、引言
第一:降低资源消耗。通过重复利用已创建的线程降低线程创建和销毁造成的消耗。第二:提高响应速度。当任务到达时,任务可以不需要等到线程创建就能立即执行。第三:提高线程的可管理性。线程是稀缺资源,如果无限制的创建,不仅会消耗系统资源,还会降低系统的稳定性,使用线程池可以进行统一的分配,调优和监控。
- 关于hql中使用本地sql函数的问题(问-答)
BreakingBad
HQL存储函数
转自于:http://www.iteye.com/problems/23775
问:
我在开发过程中,使用hql进行查询(mysql5)使用到了mysql自带的函数find_in_set()这个函数作为匹配字符串的来讲效率非常好,但是我直接把它写在hql语句里面(from ForumMemberInfo fm,ForumArea fa where find_in_set(fm.userId,f
- 读《研磨设计模式》-代码笔记-迭代器模式-Iterator
bylijinnan
java设计模式
声明: 本文只为方便我个人查阅和理解,详细的分析以及源代码请移步 原作者的博客http://chjavach.iteye.com/
import java.util.Arrays;
import java.util.List;
/**
* Iterator模式提供一种方法顺序访问一个聚合对象中各个元素,而又不暴露该对象内部表示
*
* 个人觉得,为了不暴露该
- 常用SQL
chenjunt3
oraclesqlC++cC#
--NC建库
CREATE TABLESPACE NNC_DATA01 DATAFILE 'E:\oracle\product\10.2.0\oradata\orcl\nnc_data01.dbf' SIZE 500M AUTOEXTEND ON NEXT 50M EXTENT MANAGEMENT LOCAL UNIFORM SIZE 256K ;
CREATE TABLESPA
- 数学是科学技术的语言
comsci
工作活动领域模型
从小学到大学都在学习数学,从小学开始了解数字的概念和背诵九九表到大学学习复变函数和离散数学,看起来好像掌握了这些数学知识,但是在工作中却很少真正用到这些知识,为什么?
最近在研究一种开源软件-CARROT2的源代码的时候,又一次感觉到数学在计算机技术中的不可动摇的基础作用,CARROT2是一种用于自动语言分类(聚类)的工具性软件,用JAVA语言编写,它
- Linux系统手动安装rzsz 软件包
daizj
linuxszrz
1、下载软件 rzsz-3.34.tar.gz。登录linux,用命令
wget http://freeware.sgi.com/source/rzsz/rzsz-3.48.tar.gz下载。
2、解压 tar zxvf rzsz-3.34.tar.gz
3、安装 cd rzsz-3.34 ; make posix 。注意:这个软件安装与常规的GNU软件不
- 读源码之:ArrayBlockingQueue
dieslrae
java
ArrayBlockingQueue是concurrent包提供的一个线程安全的队列,由一个数组来保存队列元素.通过
takeIndex和
putIndex来分别记录出队列和入队列的下标,以保证在出队列时
不进行元素移动.
//在出队列或者入队列的时候对takeIndex或者putIndex进行累加,如果已经到了数组末尾就又从0开始,保证数
- C语言学习九枚举的定义和应用
dcj3sjt126com
c
枚举的定义
# include <stdio.h>
enum WeekDay
{
MonDay, TuesDay, WednesDay, ThursDay, FriDay, SaturDay, SunDay
};
int main(void)
{
//int day; //day定义成int类型不合适
enum WeekDay day = Wedne
- Vagrant 三种网络配置详解
dcj3sjt126com
vagrant
Forwarded port
Private network
Public network
Vagrant 中一共有三种网络配置,下面我们将会详解三种网络配置各自优缺点。
端口映射(Forwarded port),顾名思义是指把宿主计算机的端口映射到虚拟机的某一个端口上,访问宿主计算机端口时,请求实际是被转发到虚拟机上指定端口的。Vagrantfile中设定语法为:
c
- 16.性能优化-完结
frank1234
性能优化
性能调优是一个宏大的工程,需要从宏观架构(比如拆分,冗余,读写分离,集群,缓存等), 软件设计(比如多线程并行化,选择合适的数据结构), 数据库设计层面(合理的表设计,汇总表,索引,分区,拆分,冗余等) 以及微观(软件的配置,SQL语句的编写,操作系统配置等)根据软件的应用场景做综合的考虑和权衡,并经验实际测试验证才能达到最优。
性能水很深, 笔者经验尚浅 ,赶脚也就了解了点皮毛而已,我觉得
- Word Search
hcx2013
search
Given a 2D board and a word, find if the word exists in the grid.
The word can be constructed from letters of sequentially adjacent cell, where "adjacent" cells are those horizontally or ve
- Spring4新特性——Web开发的增强
jinnianshilongnian
springspring mvcspring4
Spring4新特性——泛型限定式依赖注入
Spring4新特性——核心容器的其他改进
Spring4新特性——Web开发的增强
Spring4新特性——集成Bean Validation 1.1(JSR-349)到SpringMVC
Spring4新特性——Groovy Bean定义DSL
Spring4新特性——更好的Java泛型操作API
Spring4新
- CentOS安装配置tengine并设置开机启动
liuxingguome
centos
yum install gcc-c++
yum install pcre pcre-devel
yum install zlib zlib-devel
yum install openssl openssl-devel
Ubuntu上可以这样安装
sudo aptitude install libdmalloc-dev libcurl4-opens
- 第14章 工具函数(上)
onestopweb
函数
index.html
<!DOCTYPE html PUBLIC "-//W3C//DTD XHTML 1.0 Transitional//EN" "http://www.w3.org/TR/xhtml1/DTD/xhtml1-transitional.dtd">
<html xmlns="http://www.w3.org/
- Xelsius 2008 and SAP BW at a glance
blueoxygen
BOXelsius
Xelsius提供了丰富多样的数据连接方式,其中为SAP BW专属提供的是BICS。那么Xelsius的各种连接的优缺点比较以及Xelsius是如何直接连接到BEx Query的呢? 以下Wiki文章应该提供了全面的概览。
http://wiki.sdn.sap.com/wiki/display/BOBJ/Xcelsius+2008+and+SAP+NetWeaver+BW+Co
- oracle表空间相关
tongsh6
oracle
在oracle数据库中,一个用户对应一个表空间,当表空间不足时,可以采用增加表空间的数据文件容量,也可以增加数据文件,方法有如下几种:
1.给表空间增加数据文件
ALTER TABLESPACE "表空间的名字" ADD DATAFILE
'表空间的数据文件路径' SIZE 50M;
&nb
- .Net framework4.0安装失败
yangjuanjava
.netwindows
上午的.net framework 4.0,各种失败,查了好多答案,各种不靠谱,最后终于找到答案了
和Windows Update有关系,给目录名重命名一下再次安装,即安装成功了!
下载地址:http://www.microsoft.com/en-us/download/details.aspx?id=17113
方法:
1.运行cmd,输入net stop WuAuServ
2.点击开