HDLbits day4

1.verilog中比较大小只能用a>b和a

2.缩位运算符

The reduction operators can do AND, OR, and XOR of the bits of a vector, producing one bit of output:

& a[3:0] // AND: a[3]&a[2]&a[1]&a[0]. Equivalent to (a[3:0] == 4’hf)
| b[3:0] // OR: b[3]|b[2]|b[1]|b[0]. Equivalent to (b[3:0] != 4’h0)
^ c[2:0] // XOR: c[2]^ c[1]^c[0]

3.一个for循环的例子

module top_module( 
    input [99:0] in,
    output [99:0] out
);
   integer i;
    always@(*) begin
        for(i=0;i<100;i=i+1)
        out[i]=in[99-i];
    end
endmodule

for循环可综合，一般只写下always块中，只进行结构性描述，不进行功能性描述。其中的i定义为integer类型。一般RTL电路描述不使用for语句。综合器对for的综合有可能不可靠且占用较多资源。