ModelSim 地址 错误

  最近公司打算进行 28nm FPGA 的预研项目，我就被分来搞这bug巨多的新器件。

  写了个程序，在ModelSim里仿真，突然出现了这个错误：

# Loading work.altera_avalon_mm_bridge
# Loading work.altera_merlin_master_translator
# Refreshing E:\Altera\works\13-1-18_Cyclone_V_Board_DDR3_Power_Consumption\Cyclone_V_Board_DDR3_Power_Consumption_V1.1\sim\work.altera_merlin_slave_translator
# ** Fatal: Unexpected signal: 11.
# ** Error: E:/Altera/works/13-1-18_Cyclone_V_Board_DDR3_Power_Consumption/Cyclone_V_Board_DDR3_Power_Consumption_V1.1/prj/ddr3/altera_merlin_slave_translator.sv: Verilog Compiler exiting
# ** Error: C:/modeltech_10.0a/win32/vlog failed.
# ** Error: Sub-invoking of vlog failed; return status = 1.
# ** Error: (vsim-3171) Could not find machine code for 'E:\Altera\works\13-1-18_Cyclone_V_Board_DDR3_Power_Consumption\Cyclone_V_Board_DDR3_Power_Consumption_V1.1\sim\work.altera_merlin_slave_translator'.
# No such file or directory. (errno = ENOENT)
# Error loading design

 这个程序以前调试过，毫无问题啊，就是换了个新的文件夹，重试，无果，以为是版本库的问题，重新编译ModelSim 的库，也没有效果。

 搜索了下google大神，众位高手们均表示这不是代码问题，PC问题可能性最大。

 

在同事提醒下，可能是地址太长，换个仿真文件夹试试看，从原来地址巨长的文件夹，换到了D盘下，重新试试看， 天雷滚滚啊，居然过了，真是地址太长的原故。

一天时间就这样耗了，看来写程序还的养成个好的习惯。

我现在工程文件夹，一般命名为     日期+工程名 ，  下一级问价夹是 工程名+版本， 在下一级是  RTL ， PRJ  ， SIM  三个文件夹，各自存放 代码，工程 和仿真 TB，如下图，