Verilog约束文件

使用软件：vivado

vivado使用的约束文件格式为xdc文件。xdc文件主要是定义管脚约束、时钟约束，以及其他时序约束。

约束文件的创建：

①先创建一个.xdc的约束文件，在vivado左侧边栏Project Manager下，点击Add Source

②选择Add or create constraints，点击Next

③点击Create File按钮，在file name输入文件名，点击OK

④点击Finish按钮，完成约束文件的创建

约束文件的书写：（普通IO口只需约束引脚号和电压）

管脚约束：set_property PACKAGE_PIN 引脚编号 [get_ports 端口名称]

电平信号约束：set_property IOSTANDARD 电压 [get_ports 端口名称]

！！！此处需要注意大小写，端口名称如果是数组的话用{ }括起来，端口名称必须和源代码中的名字一致，且不能和关键字一样。

以led[0]的约束为例：

set_property PACKAGE_PIN G14 [get_ports {led[0]}] 为了绑定led[0]的管脚

set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] 为了设置led[0]的电平约束