小风_
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Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.

Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed._第1张图片

Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed._第2张图片

这里写图片描述

今天在使用vivado，对顶层模块写对应仿真文件，的时候遇到上述图片出现的问题
解决方法是：
除了在仿真文件中应该写命名端口连接（而不是顺序连接），在顶层模块的design文件中也应该用命名端口连接。

这是顺序连接：

Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed._第3张图片

这是命名连接

Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed._第4张图片

仿真文件中的命名连接

Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed._第5张图片

仿真成功

Vivado [SIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed._第6张图片

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