(总结)（原创）Verilog设计方法——计数器的应用

                              (总结)（原创）Verilog设计方法——计数器的应用

      前言：最近我在学习一个小型液晶屏的设计驱动，使用的是HS-12864-15C液晶屏，对ST7920进行控制。

     一、计数器可与Always块中的case语句联合使用，得到我所需要的输出控制信号。
      1、在主模块中先定义一个计数器，
   reg [10:0] count;
   always @(negedge clk or negedge rst)
   begin
       if(!rst|!en)begin
           count  <=  0;
       end
       else if(count[10]==1) begin
           count  <=  0;
       end
       else count   <=  count  +  1;
   end
      这样，我就定义了一个计数周期，然后利用count的某些位的循环出现来得到我的控制信号。
      2、定义另一个always块，利用count的低几位数据产生我所需要的控制信号。

   always @(posedge clk or negedge rst)
   begin
       if(!rst) begin
           data  <=  8'hff;
           e  <=  1'b1;
           state <=  idle;
       end
       else case(state)
       idle:begin
           if(!en)begin
               state  <=  s1;
           end
           else state  <=  idle;
       end
      
       s1: begin
           data  <=  order_set;
           if(count[5:0]>6'd3) e  <=  1; else e  <=  0;
           if(count[5:0]==6'b111111)begin
               state  <=  s2;
           end
       end
      
       s2: begin
           data  <=  cursor_set;
           if(count[5:0]>6'd3) e  <=  1; else e  <=  0;
           if(count[5:0]==6'b111111)begin
               state  <=  s3;
           end
       end
      
       s3: begin

           data  <=  display_set;
           if(count[9:0]>12'd3) e  <=  1; else e  <=  0;
           if(count[9:0]==10'b1111111111)begin
               state  <=  s4;
           end
       end
      
       s4: begin
           data  <=  addr_set;
           if(count[5:0]>6'd3) e  <=  1; else e  <=  0;
           if(count[5:0]==6'b111111)begin
               state  <=  s5;
           end
       end
      
       s5: begin
           if(count[5:0]==6'd1)begin
               data  <=  ch[7:0];
           end
           if(count[5:0]>6'd3) e  <=  1; else e   <=  0;
           if(count[5:0]==6'b111111) begin
                ch  <=  ch>>8;              
            end
            if(ch==0) state  <=  idle;
       end     
     
       default: begin
           data  <=  8'hff;
           e  <=  1'b1;
           state <=  idle;
       end
   endcase
   end

这样，我就可以任意的得到我所需要的控制信号。
      二、我是初学Verilog，所以要不断的提炼出我认为重要的设计方法，这个我把它总结为计数器和case语句的联合使用。
      
      三、声明：由于这篇文章是一个总结性质，所以我对我的设计文件进行了修改和简化，旨在理清设计方法，不能应用于真实器件。希望各位若能读到我的文章，可以对我的设计方式进行评价，提下建议，谢谢大家。

转载于:https://www.cnblogs.com/racer/archive/2009/10/07/1578767.html