Verilog/数电 知识点随记（4）

1、转载

编号	转载内容
1	详解ASIC设计流程
2	时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew)
3	一位全加器的与非门实现
4	clock gating check

细节方面：
1、PLL与MMCM区别
2、FPGA内部资源总结
3、信号与系统公式和常用的连续傅里叶变换

2、常用逻辑表达式变换

$$A+A\cdot B=A,A\cdot (A+B)=A$$
$$A+\overline{A}\cdot B=A+B,A\cdot (\overline{A}+B)=A\cdot B$$
$$A+B\cdot C=(A+B)\cdot (A+C)$$
$$A\cdot B+\overline{A}\cdot C+B\cdot C=A\cdot B+\overline{A}\cdot C,(A+B)\cdot (\overline{A}+C)\cdot (B+C)=(A+B)\cdot (\overline{A}+C)$$
$$\overline{A\cdot B}=\overline{A}+\overline{B},\overline{A+B}=\overline{A}\cdot \overline{B}$$

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