大叔的FPGA学习之路③视频接口模块项目

1. 前言

记录接手的第一个项目。《CameraLink接口视频转接模块》。

Key Words ： cameralink 、PCIe 、DDR3 、视频模块

1. 项目要求

1. 1路PCIe2.0 ×4自适应接口；
2. 支持Cameralink视频采集，时钟100MHz，采集缓存不小于80MB，图像特征为250Hz@800*640；
3. 支持cameralink视频输出，时钟100MHz，输出缓存不小于80MB，图像特征为100Hz@800*640；

1. 需求分析

略。

1. 方案设计

为公司项目保密原则。具体不细写，重点讲一下设计所需要的DDR控制以及PCIe通信。

MIG 、 XDMA  这两个IP核的使用。

1. 1. 系统框图

略

1. 1.  CameraLink接口

CameraLink接口是基于 ChannelLink芯片组实现。

略。

1. 1. 
       PCIe接口模块

PCIe接口模块使用Xilinx的XDMA IP核。

略。

1. 1.  图像采集

图像采集时，FPGA将图像数据存入DDR缓存中，当接收到完整的一帧图像数据之后，将图像数据打包通过PCIe上传至主机内存。

1. 1.  图像发送

图像发送时，FPGA通过PCIe从主机内存拷贝图像数据，并实时发送出去。

输出通过调整行间距来固定100fps；

略。

1. 1. 本地显示

由嵌入式软件完成，demo支持接收的视频数据本地实时显示。

1. Xilinx IP的使用

本项目重点使用了FIFO 、MIG 、 XDMA。

下篇博文将对其详细解释，用最简单的方法讲解其操作，做到快速上手使用。