初探 push interface

This is a push interface, and thus conceptually ready is asserted before valid is known. Specifically, this means ready can be a combinational function of valid, but valid cannot be a combinational function of ready.

为什么ready用组合电路表示，而ready的信号却用时序电路表示？

相关链接

http://www.socvista.com/bbs/viewthread.php?tid=2098&highlight= 

 http://www.socvista.com/bbs/viewthread.php?tid=2110&highlight=

 

相关例程：

style1

 1 module  busy(clk, start, busy, done);
 2      input  clk;
 3      input  start;
 4      output  busy;
 5      input  done;
 6     
 7      reg  hold;
 8     
 9      assign  busy  =  start  |  hold;
10     
11      always @( posedge  clk)
12        hold  <=   ~ done  &  busy;    
13     endmodule
14      
15

综合结果：

 

style2

 1 module  busy2(clk, start, busy, done);
 2      input  clk;
 3      input  start;
 4      output  busy;
 5      input  done;
 6      reg  busy;
 7      wire  hold;
 8     
 9      assign  hold  =  busy  &   ! done;
10     
11      always @( posedge  clk)
12        busy  <=  start  |  hold;
13        
14 endmodule
15