一起学时序分析之延迟与时钟偏斜和抖动

       

目录

路径与路径延迟

        时序路径的分类

时钟偏斜

        概念

        负时钟偏斜

        正时钟偏斜

        解决办法

时钟抖动

        概念

         解决办法

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        我们上一节提到了一些基础的时序参数，这一节我们来补充一下有关于路径与路径延迟，以及时钟偏斜（Clock Skew）和时钟抖动（Clock jitter）的内容。

路径与路径延迟

        我们上一节知道，系统的最小时钟周期与延迟息息相关，所以我们说系统的性能主要取决于路径延迟。那么什么叫路径呢？

路径指FPGA器件内的信号在同步元件之间，同步元件与器件引脚之间以及器件引脚与引脚之间的传播途径。

        路径延迟也叫路径时间，是指信号从起始断电传播到终止端点所用的时间，其大小与路径中包含的组合逻辑规模以及布局布线情况密切相关。 

        时序路径的分类

1. Clock - to - Setup 路径
2. Clock - to - Pad路径
3. Clock Input路径
4. Pad - to - Setup路径
5. Setip - to - Clock - at - the - Pad路径
6. Clock - Pad - to - Output - Pad路径
7. Pad  - to - Pad 路径

时钟偏斜

        概念

        时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器和目标寄存器的时间差。 

      如图所示两个寄存器的时钟信号由于布线长度等原因会产生相位差。

        负时钟偏斜

         当目标寄存器的时钟早于源寄存器的时钟时，时钟偏斜称为负时钟偏斜，我们需要注意到，此时最小时钟周期 = 路径延迟 + 时钟偏斜。

        大家可能不太能理解这个关系，我给大家捋一遍：如果存在负时钟偏移的情况下，最小时钟周期等于路径延迟，由于目标寄存器提早触发，那么目标寄存器的建立时间将得不到保证，会产生亚稳态。因此最小时钟周期要大于路径延迟。

        正时钟偏斜

  

        当源寄存器的时间比目标寄存器早时，时钟偏斜称为正时钟偏斜。此时最小时钟周期等于 路径延迟减去时钟偏斜。

        这是因为目标寄存器相当于延迟触发，因此便可以缩小时钟周期，由此我们也可以看出，正时钟偏斜有利于提高时钟周期。

        解决办法

        解决时钟偏移的一个主要的办法就是 尽量使用FPGA专用的时钟资源，或者是由DLL和PLL产生的时钟资源，这样能最大限度地避免时钟偏移的产生。

时钟抖动

        概念

        时钟抖动是指在芯片的某一个给定点上时钟周期发生暂时性变换，即相邻两个时钟周期之间存在时间差值，例如上图。

         解决办法

1. 选择相位噪声特性好的晶体振荡器
2. 采用适合的逻辑电平，并且以差分的形式传输时钟信号
3. 谨慎处理印刷电路板上的时钟走线
4. 采用FPGA片内的锁相环PLL对输入时钟进行锁相

        本节到此结束，Over~