【FPGA教程案例20】通过generate实现快速实现多路乘法器

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1.软件版本

vivado2019.2

2.本算法理论知识

        在FPGA设计过程中，通常需要复用多个模块。我们以乘法器为例子，比如某个模块中，需要调用多个乘法器来进行批量乘法运行。如果采用普通的verilog编程方式，那么其对应的代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/07/05 23:32:25
// Design Name: 
// Module Name: tops
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//




module tops(
                    i_clk,
                    i_rst,
                    i_x