FPGA: VGA显示
目录
- 一、VGA通信协议
-
- 1、外部接口
- 2、色彩原理
- 3、扫描方式
- 4、行场信号
- 二、实验任务
-
- 1、显示彩色条纹
- 2、字符显示
- 3、图片显示
- 三、总结
- 参考链接
一、VGA通信协议
VGA(Video Graphics Array)是IBM在1987年随PS/2机一起推出的一种视频传输标准，具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域得到了广泛的应用。不支持热插拔，不支持音频传输。对于一些嵌入式VGA显示系统，可以在不使用VGA显示卡和计算机的情况下，实现VGA图像的显示和控制。VGA显示器具有成本低、结构简单、应用灵活的优点。对于一名FPGA工程师，尤其是视频图像的方向的学习者，VGA协议是必须要掌握的。
1、外部接口
由电路图可以看到，VGA并没有特殊的外部芯片，我们需要关注的其实只有5个信号：HS行同步信号，VS场同步信号，R红基色，G绿基色，B蓝基色。
2、色彩原理
三基色是指通过其他颜色的混合无法得到的“基本色”由于人的肉眼有感知红、绿、蓝三种不同颜色的锥体细胞，因此色彩空间通常可以由三种基本色来表达。这是色度学的最基本原理，即三基色原理。三种基色是相互独立的，任何一种基色都不能有其它两种颜色合成。红绿蓝是三基色，这三种颜色合成的颜色范围最为广泛。我们的RGB信号真是三基色的运用，对这三个信号赋予不同的数值，混合起来便是不同的色彩。
设计RGB信号时，既可以R信号、G信号和B信号独立的赋值，最后连到端口上，也可以直接用RGB当做一个整体信号，RGB信号在使用时的位宽有三种常见格式，以你的VGA解码芯片的配置有关。
1. RGB_8，R：G：B = 3：3：2，即RGB332
2. RGB_16，R：G：B = 5：6：5，即RGB565
3. RGB_24，R：G：B = 8：8：8，即RGB888
3、扫描方式
VGA显示器扫描方式分为逐行扫描和隔行扫描：逐行扫描是扫描从屏幕左上角一点开始，从左像右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐,开始下一帧。隔行扫描是指电子束扫描时每隔一行扫一线，完成一屏后在返回来扫描剩下的线，隔行扫描的显示器闪烁的厉害，会让使用者的眼睛疲劳。因此我们一般都采用逐行扫描的方式。
扫描原理如下所示：
4、行场信号
行场信号共有 4 种模式，即 hsync 和 vsync 的高低状态不同，如下所示：
一开始看这些时序图可能看不懂，它是把行场信号绘制在同一张图里，说明行场信号的控制是相似的，只是时间参数不一样而已。如果展开的话，其实时序是这样的：
从VGA的时序图中， 可以看出，帧时序和行时序都产生了四部分，帧时序的四个部分分别是：同步脉冲（o），显示后沿（p），显示时序段（q）和显示前沿（r）。其中同步脉冲(o)，显示后沿（p）和显示前沿（r）是消隐区，RGB信号无效，屏幕不显示数据。显示数据段（q）是有效数据区。行时序的四个部分是：同步脉冲（a）,显示后沿（b），显示时序段（c）和显示前沿（d）。其中同步脉冲（a），显示后沿（b），显示前沿（d）是消隐区，RGB信号无效，屏幕不显示数据。显示时序段（c）是有效数据区。
从表中我们可以知道，不同的分辨率，它的时序是不一样的。以800600@60HZ分辨率为例。HSYNC是用来控制“行时序”，HSYNC的a是拉低128个列像素，b是拉高88个列像素，c是拉高800个列像素，而d是拉高40个列像素，e总共有1056个列像素。VSYNC用来控制“帧时序”，VSYNC的o是拉低4个行像素,p是拉高23个行像素，q是拉高600个行像素，而r是拉高1个行像素，s总共有628个行像素。每帧对应628个行周期（628=4+23+600+1），每显示行包括1056点时钟，可知，时钟频率：6281056*60约40MHZ。
如果在一副图片中，那正确的时序表示方式应该如下图这样。
现在稍稍解释一下这些参数。SYNC是“信号同步”，Back proch和Left border常常加在一起称为“显示后沿”，Addressable video为“显示区域”，Right porder和Front porch常常加在一起称为“显示前沿”，一个时序其实就是先拉高一段较短的“信号同步”时间，然后拉低一段很长的时间，这就是一个回合。同时需要注意，其实也可以完全相反。即先拉低一段时间“信号同步”时间，然后拉高一段很长的时间。
二、实验任务
任务要求：
通过Verilog编程，在640*480@60Hz显示模式,分别实现以下VGA显示，并对照VGA协议信号做时序分析：
1）屏幕上显示彩色条纹；
2）显示自定义的汉字字符（姓名-学号）；
3）输出一幅彩色图像。
1、显示彩色条纹
使用开发板：EP4CE115F29C7
将多种显示模式对应帧时序和行时序进行定义，保存在一个单独的文件中。
参数定义文件：vga_para.v
`ifdef vga_640_480
`define H_Right_Border 8
`define H_Front_Porch 8
`define H_Sync_Time 96
`define H_Back_Porch 40
`define H_Left_Border 8
`define H_Data_Time 640
`define H_Total_Time 800
`define V_Bottom_Border 8
`define V_Front_Porch 2
`define V_Sync_Time 2
`define V_Back_Porch 25
`define V_Top_Border 8
`define V_Data_Time 480
`define V_Total_Time 525
`elsif vga_1920_1080
`define H_Right_Border 0
`define H_Front_Porch 88
`define H_Sync_Time 44
`define H_Back_Porch 148
`define H_Left_Border 0
`define H_Data_Time 1920
`define H_Total_Time 2200
`define V_Bottom_Border 0
`define V_Front_Porch 4
`define V_Sync_Time 5
`define V_Back_Porch 36
`define V_Top_Border 0
`define V_Data_Time 1080
`define V_Total_Time 1125
`elsif vga_1024_768
`define H_Right_Border 0
`define H_Front_Porch 24
`define H_Sync_Time 136
`define H_Back_Porch 160
`define H_Left_Border 0
`define H_Data_Time 1024
`define H_Total_Time 1344
`define V_Bottom_Border 0
`define V_Front_Porch 3
`define V_Sync_Time 6
`define V_Back_Porch 29
`define V_Top_Border 0
`define V_Data_Time 768
`define V_Total_Time 806
`else
`endif
顶层文件：
module vga_top(
input clk ,
input rst_n ,
output hsync ,
output vsync ,
output [7:0] vga_r ,//red
output [7:0] vga_g ,//green
output [7:0] vga_b ,//blue
output vga_clk ,
output sync ,
output vga_blk
);
wire [23:0] data_dis;
wire [10:0] h_addr ;
wire [10:0] v_addr ;
data_gen u_data_gen(
.clk (clk ),//时钟信号
.rst_n (rst_n ),//复位信号
.h_addr (h_addr ),//数据有效显示区域行地址
.v_addr (v_addr ),//数据有效显示区域场地址
.data_dis (data_dis )
);
vga_ctrl u_vga_ctrl(
.clk (clk ),//vga时钟信号 640*480 25.2MHZ
.rst_n (rst_n ),//复位信号
.data_dis (data_dis ),//
. h_addr ( h_addr ),//数据有效显示区域行地址
. v_addr ( v_addr ),//数据有效显示区域场地址
. hsync ( hsync ),
. vsync ( vsync ),
. vga_r ( vga_r ),//red
. vga_g ( vga_g ),//green
. vga_b ( vga_b ),//blue
. vga_blk ( vga_blk ),
.sync (sync ),
. vga_clk ( vga_clk )
);
endmodule
vga驱动设计：
（这里的25MHz是在50M时钟的上升沿取值进行分频的，还可以使用IP核PLL进行分频，会在后面的图片显示用IP核方法）
vga_crtl.v:
`define vga_640_480
//`define vga_1920_1080
//`define vga_1024_768
`include "vga_para.v"
module vga_ctrl(
input clk ,//vga时钟信号 640*480 25.2MHZ
input rst_n ,//复位信号
input [23:0] data_dis ,//
output reg [10:0] h_addr ,//数据有效显示区域行地址
output reg [10:0] v_addr ,//数据有效显示区域场地址
output reg hsync ,
output reg vsync ,
output reg [7:0] vga_r ,//red
output reg [7:0] vga_g ,//green
output reg [7:0] vga_b ,//blue
output vga_blk ,//VGA消隐信号
output sync ,
output vga_clk
);
reg clk_25;
parameter H_SYNC_STA = 1;
parameter H_SYNC_STO = `H_Sync_Time ;
parameter H_DATA_STA = `H_Left_Border + `H_Back_Porch + `H_Sync_Time ;
parameter H_DATA_STO = `H_Left_Border + `H_Back_Porch + `H_Sync_Time + `H_Data_Time ;
parameter V_SYNC_STA = 1;
parameter V_SYNC_STO = `V_Sync_Time;
parameter V_DATA_STA = `V_Top_Border + `V_Back_Porch + `V_Sync_Time ;
parameter V_DATA_STO = `V_Top_Border + `V_Back_Porch + `V_Sync_Time + `V_Data_Time ;
reg [11:0] cnt_h_addr ;//行地址计数器
wire add_h_addr ;
wire end_h_addr ;
reg [11:0] cnt_v_addr ;//场地址计数器
wire add_v_addr ;
wire end_v_addr ;
assign sync = 1'b0;
//分频25MHz
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
clk_25 <= 0;
end
else begin
clk_25 <= ~clk_25;
end
end
assign vga_clk = clk_25;
//计数器
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
cnt_h_addr <= 12'd0;
end
else if(add_h_addr) begin
if(end_h_addr)begin
cnt_h_addr <= 12'd0;
end
else begin
cnt_h_addr <= cnt_h_addr + 12'd1;
end
end
else begin
cnt_h_addr <= 12'd0;
end
end
assign add_h_addr = 1'b1 ;//开启条件
assign end_h_addr = add_h_addr && cnt_h_addr >= `H_Total_Time - 1;//结束条件
assign vga_blk = ~((cnt_h_addr<(`H_Front_Porch+`H_Sync_Time+`H_Back_Porch))||(cnt_v_addr<`V_Front_Porch+`V_Sync_Time+`V_Back_Porch));
//计数器
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
cnt_v_addr <= 12'd0;
end
else if(add_v_addr) begin
if(end_v_addr)begin
cnt_v_addr <= 12'd0;
end
else begin
cnt_v_addr <= cnt_v_addr + 12'd1;
end
end
else begin
cnt_v_addr <= cnt_v_addr;
end
end
assign add_v_addr = end_h_addr ;//开启条件
assign end_v_addr = add_v_addr && cnt_v_addr >= `V_Total_Time - 1;//结束条件
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
hsync <= 1'b1;
end
else if(cnt_h_addr == H_SYNC_STA - 1)begin
hsync <= 1'b0;
end
else if(cnt_h_addr == H_SYNC_STO - 1)begin
hsync <= 1'b1;
end
else begin
hsync <= hsync;
end
end
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
vsync <= 1'b1;
end
else if(cnt_v_addr == V_SYNC_STA - 1)begin
vsync <= 1'b0;
end
else if(cnt_v_addr == V_SYNC_STO - 1)begin
vsync <= 1'b1;
end
else begin
vsync <= vsync;
end
end
//定义数据有效显示区域
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
h_addr <= 11'd0;
end
else if((cnt_h_addr >= H_DATA_STA- 1) && (cnt_h_addr <= H_DATA_STO - 1)) begin
h_addr <= cnt_h_addr - H_DATA_STA - 1;
end
else begin
h_addr <= 11'd0;
end
end
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
v_addr <= 11'd0;
end
else if((cnt_v_addr >= V_DATA_STA - 1) && (cnt_v_addr <= V_DATA_STO - 1))begin
v_addr <= cnt_v_addr - V_DATA_STA - 1 ;
end
else begin
v_addr <= 11'd0;
end
end
always@(posedge vga_clk or negedge rst_n)begin
if(!rst_n)begin
vga_r <= 8'd0;
vga_g <= 8'd0;
vga_b <= 8'd0;
end
else if((cnt_h_addr >= H_DATA_STA- 1) && (cnt_h_addr <= H_DATA_STO - 1) && (cnt_v_addr >= V_DATA_STA - 1) && (cnt_v_addr <= V_DATA_STO - 1))begin
vga_r <= data_dis[23:16];//data_dis[23-:8]
vga_g <= data_dis[15:8] ;//data_dis[15-:8]
vga_b <= data_dis[7:0] ;//data_dis[7-:8]
end
else begin
vga_r <= 8'd0;
vga_g <= 8'd0;
vga_b <= 8'd0;
end
end
endmodule
颜色设置显示：
data_gen.v
module data_gen(
input clk ,//时钟信号
input rst_n ,//复位信号
input [10:0] h_addr ,//数据有效显示区域行地址
input [10:0] v_addr ,//数据有效显示区域场地址
output reg [23:0] data_dis
);
parameter red = 24'hff0000,
green = 24'h00ff00,
blue = 24'h0000ff,
black = 24'h000000,
yellow = 24'hffff00,
sky_blue = 24'h00ffff,
purple = 24'h9600ff,
gray = 24'hc0c0c0,
quite_blue = 24'h91a8d0,
quartz_pink = 24'hf7cac9,
white = 24'hffffff;
always@(posedge clk or negedge rst_n)begin
if(!rst_n)begin
data_dis <= white;
end
else begin
case(h_addr)
0 :data_dis <= white;
80 :data_dis <= red;
160 :data_dis <= green;
240 :data_dis <= blue;
320 :data_dis <= yellow;
400 :data_dis <= quite_blue;
480 :data_dis <= quartz_pink;
560 :data_dis <= purple;
default :data_dis <= data_dis ;
endcase
end
end
endmodule
引脚绑定：
vag.tcl
package require ::quartus::project
set_location_assignment PIN_C13 -to vsync
set_location_assignment PIN_C10 -to sync
set_location_assignment PIN_M23 -to rst_n
set_location_assignment PIN_E12 -to vga_r[0]
set_location_assignment PIN_E11 -to vga_r[1]
set_location_assignment PIN_D10 -to vga_r[2]
set_location_assignment PIN_F12 -to vga_r[3]
set_location_assignment PIN_G10 -to vga_r[4]
set_location_assignment PIN_J12 -to vga_r[5]
set_location_assignment PIN_H8 -to vga_r[6]
set_location_assignment PIN_H10 -to vga_r[7]
set_location_assignment PIN_G13 -to hsync
set_location_assignment PIN_G8 -to vga_g[0]
set_location_assignment PIN_G11 -to vga_g[1]
set_location_assignment PIN_D12 -to vga_b[7]
set_location_assignment PIN_D11 -to vga_b[6]
set_location_assignment PIN_C12 -to vga_b[5]
set_location_assignment PIN_A11 -to vga_b[4]
set_location_assignment PIN_B11 -to vga_b[3]
set_location_assignment PIN_C11 -to vga_b[2]
set_location_assignment PIN_A10 -to vga_b[1]
set_location_assignment PIN_B10 -to vga_b[0]
set_location_assignment PIN_F11 -to vga_blk
set_location_assignment PIN_A12 -to vga_clk
set_location_assignment PIN_C9 -to vga_g[7]
set_location_assignment PIN_F10 -to vga_g[6]
set_location_assignment PIN_B8 -to vga_g[5]
set_location_assignment PIN_C8 -to vga_g[4]
set_location_assignment PIN_H12 -to vga_g[3]
set_location_assignment PIN_F8 -to vga_g[2]
set_location_assignment PIN_AG14 -to clk
烧录结果：
2、字符显示
使用开发板EP4CE115F29C7
取字模（软件PCtoLCD2002完美版）：
设置：
字模的大小自己确定，我选择的16 x 16.
这里使用点阵显示时，汉字是16 x 16点阵，而符号或是数字或是英文字母是32 x 16点阵。
点阵拼接时，用第一个字的前4位拼上下一个字的前4位…一直到最后一个字，它们构成VGA显示的一行。
拼接在下面位置：
编写代码：
module vga1(
OSC_50, //原CLK2_50时钟信号
VGA_CLK, //VGA自时钟
VGA_HS, //行同步信号
VGA_VS, //场同步信号
VGA_BLANK, //复合空白信号控制信号 当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC, //符合同步控制信号 行时序和场时序都要产生同步脉冲
VGA_R, //VGA绿色
VGA_B, //VGA蓝色
VGA_G); //VGA绿色
input OSC_50; //外部时钟信号CLK2_50
output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
output [7:0] VGA_R,VGA_B,VGA_G;
parameter H_FRONT = 16; //行同步前沿信号周期长
parameter H_SYNC = 96; //行同步信号周期长
parameter H_BACK = 48; //行同步后沿信号周期长
parameter H_ACT = 640; //行显示周期长
parameter H_BLANK = H_FRONT+H_SYNC+H_BACK; //行空白信号总周期长
parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT; //行总周期长耗时
parameter V_FRONT = 11; //场同步前沿信号周期长
parameter V_SYNC = 2; //场同步信号周期长
parameter V_BACK = 31; //场同步后沿信号周期长
parameter V_ACT = 480; //场显示周期长
parameter V_BLANK = V_FRONT+V_SYNC+V_BACK; //场空白信号总周期长
parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT; //场总周期长耗时
reg [10:0] H_Cont; //行周期计数器
reg [10:0] V_Cont; //场周期计数器
wire [7:0] VGA_R; //VGA红色控制线
wire [7:0] VGA_G; //VGA绿色控制线
wire [7:0] VGA_B; //VGA蓝色控制线
reg VGA_HS;
reg VGA_VS;
reg [10:0] X; //当前行第几个像素点
reg [10:0] Y; //当前场第几行
reg CLK_25;
always@(posedge OSC_50)
begin
CLK_25=~CLK_25; //时钟
end
assign VGA_SYNC = 1'b0; //同步信号低电平
assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK)); //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
assign VGA_CLK = ~CLK_to_DAC; //VGA时钟等于CLK_25取反
assign CLK_to_DAC = CLK_25;
always@(posedge CLK_to_DAC)
begin
if(H_Cont<H_TOTAL) //如果行计数器小于行总时长
H_Cont<=H_Cont+1'b1; //行计数器+1
else H_Cont<=0; //否则行计数器清零
if(H_Cont==H_FRONT-1) //如果行计数器等于行前沿空白时间-1
VGA_HS<=1'b0; //行同步信号置0
if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
VGA_HS<=1'b1; //行同步信号置1
if(H_Cont>=H_BLANK) //如果行计数器大于等于行空白总时长
X<=H_Cont-H_BLANK; //X等于行计数器-行空白总时长 （X为当前行第几个像素点）
else X<=0; //否则X为0
end
always@(posedge VGA_HS)
begin
if(V_Cont<V_TOTAL) //如果场计数器小于行总时长
V_Cont<=V_Cont+1'b1; //场计数器+1
else V_Cont<=0; //否则场计数器清零
if(V_Cont==V_FRONT-1) //如果场计数器等于场前沿空白时间-1
VGA_VS<=1'b0; //场同步信号置0
if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
VGA_VS<=1'b1; //场同步信号置1
if(V_Cont>=V_BLANK) //如果场计数器大于等于场空白总时长
Y<=V_Cont-V_BLANK; //Y等于场计数器-场空白总时长 （Y为当前场第几行）
else Y<=0; //否则Y为0
end
reg valid_yr;
always@(posedge CLK_to_DAC)
if(V_Cont == 10'd32) //场计数器=32时
valid_yr<=1'b1; //行输入激活
else if(V_Cont==10'd512) //场计数器=512时
valid_yr<=1'b0; //行输入冻结
wire valid_y=valid_yr; //连线
reg valid_r;
always@(posedge CLK_to_DAC)
if((H_Cont == 10'd32)&&valid_y) //行计数器=32时
valid_r<=1'b1; //像素输入激活
else if((H_Cont==10'd512)&&valid_y) //行计数器=512时
valid_r<=1'b0; //像素输入冻结
wire valid = valid_r; //连线
wire[10:0] x_dis; //像素显示控制信号
wire[10:0] y_dis; //行显示控制信号
assign x_dis=X; //连线X
assign y_dis=Y; //连线Y
parameter
char_line00=240'h000000000000000000000000000000000000000000000000000000000000, //第1行
char_line01=240'h000000000000000000000000000000000000000000000000000000000000, //第2行
char_line02=240'h010000400000000000000000000000000000000000000000000000000000, //第3行
char_line03=240'h010020400000000000000000000000000000000000000000000000000000, //第4行
char_line04=240'h7FFC10A00000000000000000000000000000000000000000000000000000, //第5行
char_line05=240'h038010A0000007F00FE000800FE007E01FFC07E007F007E00030008007E0, //第6行
char_line06=240'h05408110000008183018078030181818300818180818181800F007801818, //第7行
char_line07=240'h092042480000100038180180300C381C2010381C1000381C01700180381C, //第8行
char_line08=240'h311844260000300000180180700C300C0020300C3000300C02700180300C, //第9行
char_line09=240'hC10610207FFE37F000600180301C300C0040300C37F0300C0C700180300C, //第10行
char_line0a=240'h0FE013F80000380C01F00180382C300C0080300C380C300C10700180300C, //第11行
char_line0b=240'h004020080000300C001801800FCC300C0180300C300C300C20700180300C, //第12行
char_line0c=240'h0080E0100000300C000C0180001C300C0300300C300C300C7FFE0180300C, //第13行
char_line0d=240'hFFFE21100000300C380C01800018381803003818300C3818007001803818, //第14行
char_line0e=240'h010020A0000018183018018038301C1003801C1018181C10007001801C10, //第15行
char_line0f=240'h01002040000007E00FE00FF80FC007E0030007E007E007E003FE0FF807E0, //第16行
char_line10=240'h050020200000000000000000000000000000000000000000000000000000, //第17行
char_line11=240'h020000200000000000000000000000000000000000000000000000000000; //第18行
reg[8:0] char_bit;
always@(posedge CLK_to_DAC)
if(X==10'd180)char_bit<=9'd240; //当显示到144像素时准备开始输出图像数据
else if(X>180&&X<10'd420) //左边距屏幕144像素到384像素时 420=180+240（图像宽度）
char_bit<=char_bit-1'b1; //倒着输出图像信息
reg[29:0] vga_rgb; //定义颜色缓存
always@(posedge CLK_to_DAC)
if(X>10'd180&&X<10'd420) //X控制图像的横向显示边界：左边距屏幕左边144像素 右边界距屏幕左边界384像素
begin case(Y) //Y控制图像的纵向显示边界：从距离屏幕顶部160像素开始显示第一行数据
10'd200:
if(char_line00[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000; //如果该行有数据 则颜色为红色
else vga_rgb<=30'b0000000000_0000000000_0000000000; //否则为黑色
10'd202:
if(char_line01[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd203:
if(char_line02[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd204:
if(char_line03[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd205:
if(char_line04[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd206:
if(char_line05[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd207:
if(char_line06[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd208:
if(char_line07[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd209:
if(char_line08[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd210:
if(char_line09[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd211:
if(char_line0a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd212:
if(char_line0b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd213:
if(char_line0c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd214:
if(char_line0d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd215:
if(char_line0e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd216:
if(char_line0f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd217:
if(char_line10[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
10'd218:
if(char_line11[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
else vga_rgb<=30'b0000000000_0000000000_0000000000;
default:vga_rgb<=30'b0000000000_0000000000_0000000000; //默认颜色黑色
endcase
end
else vga_rgb<=30'b0000000000_0000000000_0000000000; //否则黑色
assign VGA_R=vga_rgb[23:16];
assign VGA_G=vga_rgb[15:8];
assign VGA_B=vga_rgb[7:0];
endmodule
引脚绑定：
package require ::quartus::project
set_location_assignment PIN_C13 -to VGA_VS
set_location_assignment PIN_C10 -to VGA_SYNC
set_location_assignment PIN_E12 -to VGA_R[0]
set_location_assignment PIN_E11 -to VGA_R[1]
set_location_assignment PIN_D10 -to VGA_R[2]
set_location_assignment PIN_F12 -to VGA_R[3]
set_location_assignment PIN_G10 -to VGA_R[4]
set_location_assignment PIN_J12 -to VGA_R[5]
set_location_assignment PIN_H8 -to VGA_R[6]
set_location_assignment PIN_H10 -to VGA_R[7]
set_location_assignment PIN_G13 -to VGA_HS
set_location_assignment PIN_G8 -to VGA_G[0]
set_location_assignment PIN_G11 -to VGA_G[1]
set_location_assignment PIN_D12 -to VGA_B[7]
set_location_assignment PIN_D11 -to VGA_B[6]
set_location_assignment PIN_C12 -to VGA_B[5]
set_location_assignment PIN_A11 -to VGA_B[4]
set_location_assignment PIN_B11 -to VGA_B[3]
set_location_assignment PIN_C11 -to VGA_B[2]
set_location_assignment PIN_A10 -to VGA_B[1]
set_location_assignment PIN_B10 -to VGA_B[0]
set_location_assignment PIN_F11 -to VGA_BLANK
set_location_assignment PIN_A12 -to VGA_CLK
set_location_assignment PIN_C9 -to VGA_G[7]
set_location_assignment PIN_F10 -to VGA_G[6]
set_location_assignment PIN_B8 -to VGA_G[5]
set_location_assignment PIN_C8 -to VGA_G[4]
set_location_assignment PIN_H12 -to VGA_G[3]
set_location_assignment PIN_F8 -to VGA_G[2]
set_location_assignment PIN_AG14 -to OSC_50
烧录结果：
3、图片显示
使用开发板EP4CE6F17C8
图片处理，选择一张尽量小的图片，转换为BMP格式，使用BMP2Mif软件（阿里云盘链接（永久有效）：https://www.aliyundrive.com/s/iNGAgHfTbgJ
百度网盘链接（随时可能删除）：https://pan.baidu.com/s/1w4RgySO7XBwYR_UH5c2YGg
提取码：1713）
转化为HEX文件：
hex文件内容
时钟分频，使用IP核PLL：
选择存储位置和名称：
后面几个不需要更改，一直点击next到下图为止：
C0系统时钟50MHz:
C1分频为25MHz：
只用这两个时钟即可，一直点击next直到下图为止：
finish后会有一个弹窗，点击yes就行了。
ROM_1PORT:
编写代码：
顶层文件：
module vga_top (
input wire clk,
input wire rst_n,
output wire vga_clk,
output wire h_sync,
output wire v_sync,
output wire [ 4:0 ] rgb_r,
output wire [ 5:0 ] rgb_g,
output wire [ 4:0 ] rgb_b
);
wire [ 11:0 ] addr_h ;
wire [ 11:0 ] addr_v ;
wire [ 15:0 ] rgb_data ;
//模块例化
vga_ctrl u_vga_ctrl (
.clk (clk ),
.rst_n (rst_n ),
.rgb_data (rgb_data ),
.vga_clk (vga_clk ),
.h_sync (h_sync ),
.v_sync (v_sync ),
.addr_h (addr_h ),
.addr_v (addr_v ),
.rgb_r (rgb_r ),
.rgb_g (rgb_g ),
.rgb_b (rgb_b )
);
//数据模块
data_drive u_data_drive(
.vga_clk ( vga_clk ),
.rst_n ( rst_n ),
.addr_h ( addr_h ),
.addr_v ( addr_v ),
.rgb_data ( rgb_data )
);
endmodule
vga驱动模块：vga_crtl.v
module vga_ctrl (input wire clk , //系统时钟
input wire rst_n , //复位
input wire [ 15:0 ] rgb_data , //16位RGB对应值
output wire vga_clk , //vga时钟 25M
output reg h_sync , //行同步信号
output reg v_sync , //场同步信号
output reg [ 11:0 ] addr_h , //行地址
output reg [ 11:0 ] addr_v , //列地址
output wire [ 4:0 ] rgb_r , //红基色
output wire [ 5:0 ] rgb_g , //绿基色
output wire [ 4:0 ] rgb_b //蓝基色
);
// 640 * 480 60HZ
localparam H_FRONT = 16 ; // 行同步前沿信号周期长
localparam H_SYNC = 96 ; // 行同步信号周期长
localparam H_BLACK = 48 ; // 行同步后沿信号周期长
localparam H_ACT = 640 ; // 行显示周期长
localparam V_FRONT = 11 ; // 场同步前沿信号周期长
localparam V_SYNC = 2 ; // 场同步信号周期长
localparam V_BLACK = 31 ; // 场同步后沿信号周期长
localparam V_ACT = 480 ; // 场显示周期长
localparam H_TOTAL = H_FRONT + H_SYNC + H_BLACK + H_ACT; // 行周期
localparam V_TOTAL = V_FRONT + V_SYNC + V_BLACK + V_ACT; // 列周期
reg [ 11:0 ] cnt_h ; // 行计数器
reg [ 11:0 ] cnt_v ; // 场计数器
reg [ 15:0 ] rgb ; // 对应显示颜色值
// 对应计数器开始、结束、计数信号
wire flag_enable_cnt_h ;
wire flag_clear_cnt_h ;
wire flag_enable_cnt_v ;
wire flag_clear_cnt_v ;
wire flag_add_cnt_v ;
wire valid_area ;
// 25M时钟 行周期*场周期*刷新率 = 800 * 525* 60
wire clk_25 ;
// 50M时钟 1040 * 666 * 72
wire clk_50 ;
//PLL实例化
pll pll_inst (
.areset ( ~rst_n ),
.inclk0 ( clk ),
.c0 ( clk_50 ), //50M
.c1 ( clk_25 ), //25M
);
//根据不同分配率选择不同频率时钟
assign vga_clk = clk_25;
// 行计数
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
cnt_h <= 0;
end
else if ( flag_enable_cnt_h ) begin
if ( flag_clear_cnt_h ) begin
cnt_h <= 0;
end
else begin
cnt_h <= cnt_h + 1;
end
end
else begin
cnt_h <= 0;
end
end
assign flag_enable_cnt_h = 1;
assign flag_clear_cnt_h = cnt_h == H_TOTAL - 1;
// 行同步信号
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
h_sync <= 0;
end
else if ( cnt_h == H_SYNC - 1 ) begin // 同步周期时为1
h_sync <= 1;
end
else if ( flag_clear_cnt_h ) begin // 其余为0
h_sync <= 0;
end
else begin
h_sync <= h_sync;
end
end
// 场计数
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
cnt_v <= 0;
end
else if ( flag_enable_cnt_v ) begin
if ( flag_clear_cnt_v ) begin
cnt_v <= 0;
end
else if ( flag_add_cnt_v ) begin
cnt_v <= cnt_v + 1;
end
else begin
cnt_v <= cnt_v;
end
end
else begin
cnt_v <= 0;
end
end
assign flag_enable_cnt_v = flag_enable_cnt_h;
assign flag_clear_cnt_v = cnt_v == V_TOTAL - 1;
assign flag_add_cnt_v = flag_clear_cnt_h;
// 场同步信号
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
v_sync <= 0;
end
else if ( cnt_v == V_SYNC - 1 ) begin
v_sync <= 1;
end
else if ( flag_clear_cnt_v ) begin
v_sync <= 0;
end
else begin
v_sync <= v_sync;
end
end
// 对应有效区域行地址 1-640
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
addr_h <= 0;
end
else if ( valid_area ) begin
addr_h <= cnt_h - H_SYNC - H_BLACK + 1;
end
else begin
addr_h <= 0;
end
end
// 对应有效区域列地址 1-480
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
addr_v <= 0;
end
else if ( valid_area ) begin
addr_v <= cnt_v -V_SYNC - V_BLACK + 1;
end
else begin
addr_v <= 0;
end
end
// 有效显示区域
assign valid_area = cnt_h >= H_SYNC + H_BLACK && cnt_h <= H_SYNC + H_BLACK + H_ACT && cnt_v >= V_SYNC + V_BLACK && cnt_v <= V_SYNC + V_BLACK + V_ACT;
// 显示颜色
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
rgb <= 16'h0;
end
else if ( valid_area ) begin
rgb <= rgb_data;
end
else begin
rgb <= 16'b0;
end
end
assign rgb_r = rgb[ 15:11 ];
assign rgb_g = rgb[ 10:5 ];
assign rgb_b = rgb[ 4:0 ];
endmodule
图片数据处理模块：data_drive.v
module data_drive (input wire vga_clk ,
input wire rst_n ,
input wire [ 11:0 ] addr_h ,
input wire [ 11:0 ] addr_v ,
output reg [ 15:0 ] rgb_data
);
localparam black = 16'd0;
parameter height = 32; // 图片高度
parameter width = 32; // 图片宽度
reg [ 13:0 ] rom_address ; // ROM地址
wire [ 15:0 ] rom_data ; // 图片数据
wire flag_enable_out1 ; // 文字有效区域
wire flag_enable_out2 ; // 图片有效区域
wire flag_clear_rom_address ; // 地址清零
wire flag_begin_h ; // 图片显示行
wire flag_begin_v ; // 图片显示列
//状态输出
always @( posedge vga_clk or negedge rst_n ) begin
if(!rst_n)begin
rgb_data <= black;
end
else if ( flag_enable_out2 ) begin
rgb_data = rom_data;
end
else begin
rgb_data = black;
end
end
assign flag_begin_h = addr_h > ( ( 640 - width ) / 2 ) && addr_h < ( ( 640 - width ) / 2 ) + width + 1;
assign flag_begin_v = addr_v > ( ( 480 - height )/2 ) && addr_v <( ( 480 - height )/2 ) + height + 1;
assign flag_enable_out2 = flag_begin_h && flag_begin_v;
//ROM地址计数器
always @( posedge vga_clk or negedge rst_n ) begin
if ( !rst_n ) begin
rom_address <= 0;
end
else if ( flag_clear_rom_address ) begin //计数满清零
rom_address <= 0;
end
else if ( flag_enable_out2 ) begin //在有效区域内+1
rom_address <= rom_address + 1;
end
else begin //无效区域保持
rom_address <= rom_address;
end
end
assign flag_clear_rom_address = rom_address == height * width - 1;
//实例化ROM
rom1_port rom1_portinst (
.address ( rom_address ),
.clock ( vga_clk ),
.q ( rom_data )
);
endmodule // data_drive
引脚绑定：
package require ::quartus::project
set_location_assignment PIN_E1 -to clk
set_location_assignment PIN_E15 -to rst_n
set_location_assignment PIN_C16 -to h_sync
set_location_assignment PIN_D15 -to v_sync
set_location_assignment PIN_A14 -to rgb_b[4]
set_location_assignment PIN_B14 -to rgb_b[3]
set_location_assignment PIN_A15 -to rgb_b[2]
set_location_assignment PIN_B16 -to rgb_b[1]
set_location_assignment PIN_C15 -to rgb_b[0]
set_location_assignment PIN_A11 -to rgb_g[5]
set_location_assignment PIN_B11 -to rgb_g[4]
set_location_assignment PIN_A12 -to rgb_g[3]
set_location_assignment PIN_B12 -to rgb_g[2]
set_location_assignment PIN_A13 -to rgb_g[1]
set_location_assignment PIN_B13 -to rgb_g[0]
set_location_assignment PIN_C8 -to rgb_r[4]
set_location_assignment PIN_A9 -to rgb_r[3]
set_location_assignment PIN_B9 -to rgb_r[2]
set_location_assignment PIN_A10 -to rgb_r[1]
set_location_assignment PIN_B10 -to rgb_r[0]
烧录结果：
三、总结
VGA显示一般采用逐行扫描，从屏幕左上角一点开始，从左像右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐，开始下一帧。在需要显示的行列进行相应的改变即可。
参考链接
协议–VGA
学习笔记：FPGA学习之VGA通信协议
https://blog.csdn.net/qq_45659777/article/details/124834294
https://blog.csdn.net/cchulu/article/details/73876978