一只殿鹿
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FPGA | RAM IP端口输出延迟问题解决

Vivado中调用RAM IP，端口输出有延迟

版本器件

Version
Vivado 2021.2
ZYNQ 7020

问题描述

ram_wea 信号拉低后，RAM读出数据有两个时钟的延迟

FPGA | RAM IP端口输出延迟问题解决_第1张图片

解决方式

FPGA | RAM IP端口输出延迟问题解决_第2张图片
FPGA | RAM IP端口输出延迟问题解决_第3张图片

在 Summary 中可以看到端口的读出延迟，关于该选项的具体使用方式可以参考Xilinx的数据手册：

FPGA | RAM IP端口输出延迟问题解决_第4张图片

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