数字电路 01 布尔代数、Verilog

文章目录

    • 补码
    • 布尔代数
      • 基本规则
      • 标准型
      • 化简
    • Verilog
      • Verilog表述逻辑式
      • Verilog描述真值表
      • Verilog描述逻辑图


补码

正数原码取反加一,得其负数的补码
负数补码取反加一,得其正数的补码即原码
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补码加法溢出判断:加数的符号相同,和的符号与加数的符号不同(减法取反后判断同加法)

布尔代数

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布尔代数基本定理
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常用公式
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基本规则

  • 代入规则
  • 反演规则
    数字电路 01 布尔代数、Verilog_第5张图片数字电路 01 布尔代数、Verilog_第6张图片
  • 对偶规则
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标准型

最小项可定义为真值表中使某行为1的乘积项
最大项可定义为真值表中使某行为0的求和项
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化简

  • 公式法
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  • 卡诺图法
    保证几何相邻的必须逻辑相邻:变量的取值按00、01、11、10的顺序(循环码 )排列
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  • 无关项
    针对某些具体的逻辑关系,在其真值表内对应于输入变量的某些取值下,函数的值可以是任意的,或者这些输入变量的取值根本不会出现,输入变量的这些取值所对应的最小项称为无关项
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Verilog

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Verilog表述逻辑式

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Verilog描述真值表

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Verilog描述逻辑图

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