verilog条件编译：`ifdef `endif

目的

根据工程需要，对所写代码按条件进行编译。

头文件

既然是条件编译，这里就要先学习一下头文件的宏定义，verilog的头文件是跟C语言类似的
对一些数据进行宏定义，一般其格式为

`define [参数名] [数据]

比如我要定义PI

`define PI 3.14

verilog头文件名的后缀比较多样，经过测试，头文件可以是.v以及.h和.txt，目前就试过这三种后缀。

代码测试

1.在代码中直接宏定义

直接在第一行写上`define INCLUDE_RSTN这个就可以编译对应的代码

`define INCLUDE_RSTN
module my_design (input clk, d,
`ifdef INCLUDE_RSTN
                  input rstn_1,
`else	
	input rstn,
`endif
                  output reg q);

  always @ (posedge clk) begin
`ifdef INCLUDE_RSTN
    if (!rstn_1) begin
      q <= 0;
    end else
`else
	    if (!rstn) begin
      q <= 0;
    end else
`endif
    begin
      q <= d;
    end
  end
endmodule

综合后是这样的RTL，复位端为rstn_1

而如果没有添加`define INCLUDE_RSTN，则综合后的RTL是这样的，复位端是rstn

2.将宏定义写到文件中

把1中的第一行`define INCLUDE_RSTN 替换成

`include "define.txt"

即可，然后在define.txt中写入`define INCLUDE_RSTN 。该头文件存放位置只要在工程文件中任何位置就行，不能放到工程文件之外。

参考链接

Verilog初级教程（20）Verilog中的`ifdef 条件编译语句.