Verilog 循环语句

1. repeat
   连续执行n次

initial begin
	data = 10;
	wdreq = 0;
end
#200;
repeat (128)begin
	wrreq = 1;
	#20;
	data = data + 1; 
end

200ps时，wrreq有效，此时data=10；220ps，data=11，开始重复，wrrreq保持1；240ps，data=12… 重复到128次时，wrreq=1，再过20ps，data=138,wrreq=0