【2023 美芯晟 笔试题】~ 题目及参考答案

文章目录

  • 0. 前言
  • 1. 题目 & 答案
    • 简答题
      • 问题1:
      • 解析1:
      • 问题2:
      • 解析2:
      • 问题3:
      • 解析3:
      • 问题4:
      • 解析4:
      • 问题5:
      • 解析5:
      • 问题6:
      • 解析6:
      • 问题7:
      • 解析7:
  • 声明

0. 前言

    今天分享的是美芯晟的关于IC验证的笔试部分题目!!!

名称如标题所示,希望大家正确食用(点赞+转发+评论)

本次笔试题全都是以简答题的形式考察的。大家在做笔试题的时候一定注意看清考察的题型,这很重要,如果全是简答题的话,那基本就会考察到基本知识、画图以及编程的内容,此时需要你备好纸笔等工具。

下边是具体的题目,仅仅是回忆,哈哈哈!!!

1. 题目 & 答案

简答题

问题1:

数字前端设计的流程?用到什么工具?

解析1:

数字前端是以架构设计为起点。以生成可以布局布线的网表级为终点,是用设计的电路实现想法,要包括以下内容:

  1. RTL编程,使用硬件描述语言(HDL)将功能以代码的形式描述实现。

  2. 仿真验证:仿真验证就是检验编码设计的正确性,仿真验证工具有Mentor公司的Modelsim.Synopsys的VCS.还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证。

  3. 逻辑综合(Design Compiler):仿真验证通过,进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。综合需要设定约束条件,把你希望综合出来的电路在面积,时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库,不同的库中,门电路基本标准单元(standard cell) 的面积。时序参数是不一样的。所以。综合库不一样,综合出来的电路在时序,面积上是有差异的。一般情况下,综合完成后需要再次做仿真验证(这个也称为:后仿真)逻辑综合工具:Synopsys 的 Dosign Compiler

  4. 静态时序分析(STA):静态时序分析属于验证范,它是在时序上对电路进行验证,检查电路是否存在建立时间(setup time)和保持时间(hold time)的违例(volation)。这个是数字电路基础知识,一个寄存器出现这两个时序违例时,是没有办法正确采样数据和输出数据的。 STA工具:Synopsys 的Prime Time

  5. 形式验证 (FORMALITY) : 也是属于验证的部分。它是从功能上对综合后的网表进行验证。常用的就是等价性检查方法。以功能验证后的HDL设计为参考,对比综合后的网表功能,看它们是否在功能上存在等价性。 形式验证的工具:Synopsys 的Formality

【拓展知识】

集成电路设计流程,以及各阶段所使用的EDA工具

这个问题可以参考我的一篇博客写的,这里就不再重写了,把链接放到下边,有需要的同学可以自行查阅:

轻按即可

问题2:

latch和flip-flop的区别?为什么都用flip-flop?代码中如何产生latch?

解析2:

Latch只会发生在组合逻辑电路中。如果在组合逻辑电路中的代码书写逻辑不完整,如有if没有else,有case没有default,就会产生latch。Latch对于时序分析非常不友好。如果一个模块中既有时序电路,又有组合逻辑电路,尽量避免latch的产生。在时序电路中不会产生latch。

问题3:

验证中用于多线程同步的三种方式?

解析3:

事件、旗语、信箱

这部分内容也可以在博客文章中找得到。

问题4:

用脚本处理一个文档中,将posedge替换成negedge?

解析4:

Sed -i “s/源文本/替换文本/g” 文件名.txt

问题5:

考察断言:

(1)要求a为高时b也为高

(2)a为高的下一个周期b为高

解析5:

立即断言:

Always @ (posedge clk) assert(a && b);

并发断言

Property p;

@(posedge clk) a |=> b;

Endproperty

A_1: assert property(p);

问题6:

画出异步时钟切换电路图

解析6:

【2023 美芯晟 笔试题】~ 题目及参考答案_第1张图片

问题7:

设计一个3分频电路,占空比为2/3

解析7:

给出了这部分的知识分享,里边涉及到的内容比较多,可以自行学习一番!!!

轻轻的戳,怕疼

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