FPGA和MCU间的SPI通讯
SPI协议介绍
SPI的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多
个从设备，需要至少4根线，事实上3根也可以(单向传输时)。也是所有基于SPI的设备共
有的，它们是SDI(数据输入)、SDO(数据输出)、SCLK(时钟)、CS(片选)。
(1)SDO/MOSI – 主设备数据输出，从设备数据输入;
(2)SDI/MISO – 主设备数据输入，从设备数据输出;
(3)SCLK – 时钟信号，由主设备产生;
(4)CS/SS – 从设备使能信号，由主设备控制。当有多个从设备的时候，因为每个从设
备上都有一个片选引脚接入到主设备机中，当我们的主设备和某个从设备通信时将需
要将从设备对应的片选引脚电平拉低或者是拉高。
2）：需要说明的是，我们SPI通信有4种不同的模式，不同的从设备可能在出厂是就是配
置为某种模式，这是不能改变的；但我们的通信双方必须是工作在同一模式下，所以我们
可以对我们的主设备的SPI模式进行配置，通过CPOL（时钟极性）和CPHA（时钟相位）来
控制我们主设备的通信模式，具体如下：
Mode0：CPOL=0，CPHA=0
Mode1：CPOL=0，CPHA=1
Mode2：CPOL=1，CPHA=0
Mode3：CPOL=1，CPHA=1
时钟极性CPOL是用来配置SCLK的电平出于哪种状态时是空闲态或者有效态，时钟相位CPHA
是用来配置数据采样是在第几个边沿：
CPOL=0，表示当SCLK=0时处于空闲态，所以有效状态就是SCLK处于高电平时
CPOL=1，表示当SCLK=1时处于空闲态，所以有效状态就是SCLK处于低电平时
CPHA=0，表示数据采样是在第1个边沿，数据发送在第2个边沿
CPHA=1，表示数据采样是在第2个边沿，数据发送在第1个边沿
例如：
CPOL=0，CPHA=0：此时空闲态时，SCLK处于低电平，数据采样是在第1个边沿，也就是
SCLK由低电平到高电平的跳变，所以数据采样是在上升沿，数据发送是在下降沿。
CPOL=0，CPHA=1：此时空闲态时，SCLK处于低电平，数据发送是在第1个边沿，也就是
SCLK由低电平到高电平的跳变，所以数据采样是在下降沿，数据发送是在上升沿。
CPOL=1，CPHA=0：此时空闲态时，SCLK处于高电平，数据采集是在第1个边沿，也就是
SCLK由高电平到低电平的跳变，所以数据采集是在下降沿，数据发送是在上升沿。
CPOL=1，CPHA=1：此时空闲态时，SCLK处于高电平，数据发送是在第1个边沿，也就是
SCLK由高电平到低电平的跳变，所以数据采集是在上升沿，数据发送是在下降沿。
需要注意的是：我们的主设备能够控制时钟，因为我们的SPI通信并不像UART或者IIC通信
那样有专门的通信周期，有专门的通信起始信号，有专门的通信结束信号；所以我们的
SPI协议能够通过控制时钟信号线，当没有数据交流的时候我们的时钟线要么是
保持高电平要么是保持低电平。
MCU的SPI介绍
普通的MCU，设置SPI的时钟频率（最大18MHZ）
例如STM32做为主机设计SPI时序一般选用CPOL=1/CPHA=1；
SCK闲时电平为高，第二个时钟沿(上升沿)采样数据，
CS低有效，默认拉高。
CS下降沿开始采集数据，上升沿停止采集数据。
设置数据格式（MSB在前还是LSB在前）