- SystemVerilog LRM 学习笔记 -- clocking块
1clocking...endclocking块clocking块是SV新feature,主要是为了更好解决testbench和DUT之间的timing和同步建模的问题,可以使user基于clockcycle在更高的抽象层次上写testbench(如“##3”,表示三个clock)。clocking只能在module/interface/checker/program中声明,不能在function
- system Verilog:clocking中定义信号为input和output的区别
加载-ing
systemverilog
在SystemVerilog中,clocking块用于定义时钟块,这通常用于描述时钟边缘和同步的输入/输出行为,特别是在测试平台和硬件接口描述中。在下述两个代码示例中,主要区别在于a被定义为一个input还是output。当a被定义为input时:systemverilogclockingcb@(posedgeclk);inputa;endclocking这意味着a是一个从被测试设计(DUT)到测
- 基于FPGA的二维FFT实现
廉连曼
基于FPGA的二维FFT实现【下载地址】基于FPGA的二维FFT实现本项目提供了一种基于FPGA的高效二维FFT实现方案,专为数字信号处理和图像处理领域设计。通过并行使用两个一维FFT单元,本方案显著提升了二维FFT变换的计算效率,并基于Xilinx的FFTIP核,确保易于集成到其他FPGA设计中。该方案适用于各类频谱分析场景,尤其适合图像处理系统。经过Verilog编程和Modelsim仿真测试
- 基于FPGA的Verilog电子密码锁设计资源文件:为安全而生,智控锁码
基于FPGA的Verilog电子密码锁设计资源文件:为安全而生,智控锁码【下载地址】基于FPGA的Verilog电子密码锁设计资源文件基于FPGA和Verilog语言设计的电子密码锁项目,提供完整的硬件设计原理图、Verilog代码、仿真波形图和硬件描述文档。通过FPGA的可编程特性,实现密码设置、验证及锁定功能,适合学术研究、教学演示或个人兴趣学习。项目文件清晰,包含详细的使用说明,帮助用户快速
- [SystemVerilog] Clocking
S&Z3463
SystemVerilogfpga开发
SystemVerilogClocking用法详解SystemVerilog的clocking块(ClockingBlock)是一种专门用于定义信号时序行为的构造,主要用于验证环境(如UVM)中,以精确控制信号的采样和驱动时序。clocking块通过将信号与特定时钟关联,简化了测试环境中对时序敏感信号的处理,减少了手动时序管理的复杂性。本文将详细介绍SystemVerilog中clocking块的
- xilinx工具编译ADI官方no-os和HDL工程步骤
ni1978
驱动fpgac语言驱动开发
以AD738x这款ADC为例,xilinx软件版本为2022.2:HDL工程:下载HDL工程:GitHub-analogdevicesinc/hdlathdl_2022_r2(GitHub-analogdevicesinc/hdlathdl_2022_r2)解压后,打开vivado2022.2,此时不要建工程,在tclconsole里输入cdc:/hdl-hdl_2022_r2/projects/
- 【Verilog】parameter、localparam和 `define的区别
kanhao100
verilogfpga开发
在Verilog中,parameter、localparam和`define都用于定义常量,但它们在作用域、可配置性和处理阶段上有着重要区别。理解这些差异对于编写高质量的Verilog代码至关重要。Parameter(参数):Parameter用于定义模块级的可配置常量,它最重要的特性是可以在模块实例化时被外部值覆盖。这使得模块具有良好的通用性和可重用性。Parameter的主要特点包括:作用域限
- Verilog 语法知识1
学习的参考资料是夏宇闻的《veirlog经典教程》第三版,可能刚看这本书有点迷糊,但我觉得有从语言基础的同学学起来还是能看懂的。这里我列举了自己学习觉得应该注意的地方。VerilogHDL的基本语法11.变量:变量即在程序运行过程中其值可以改变的量,在VerilogHDL中变量的数据类型有很多种wire型wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。Verilog程序模块中输
- basic verilog 语法--FPGA入门1
Kent Gu
FPGAfpga开发
1,Assign语法Assignisonlyforwiretypevarity;1.1definemodulemain(inputclkIn,//50M,20nsinputspi_clk,inputspi_mosi,inputspi_cs,inputreset_FPGA,outputwireout_LD_PULS_trig_Out//LDtrigout)1.2assignout_LD_PULS_t
- Verilog 语法介绍 4
#记录一些语法、概念、编译方法#目录iverilog编译参数:iverilog进行多文件编译:gtkwavewave.vcd.tclverilog如何debuglatch和Flip-flop同步信号、异步信号muxiverilog编译参数:iverilog:用于编译verilog和vhdl文件,进行语法检查,生成可执行文件参数-o,这是比较常用的一个参数了,和GCC中-o的使用几乎一样,用于指定生
- Verilog HDL基础语法1-1
酱酱酱酱酱
Verilog与FPGAfpga开发
一、语法特点及规则①Verilog采用模块化结构,数据类型和变量、基本运算符等基本语法,语法类型和C语言很相似。②每行只写一个声明语句或说明,每个VerilogHDL源文件中只能写一个顶层模块,也不能把一个顶层模块分成几部分写在几个源文件中。③源文件名字和文件内容有关,最好与顶层文件同名,命名时,第一个字符为字母或下划线。④源文件用层层缩进的格式来写。⑤变量名的大小写应自始至终保持一致。⑥对关键步
- Verilog取绝对值代码设计
幸运学者
verilogverilog补码
取绝对值的时候肯定都是针对有符号数来取的,然后存入无符号数中。对于有符号数在寄存器中的存储,是默认最高位为符号位,低位为数据位(正数源码,负数补码),对于正数,我们可以直接将数据赋给无符号寄存器(这个寄存器的位宽至少要大于或等于数据位)。而对于负数,我们需要对数据位取反加一,然后将数据赋给无符号寄存器。有的时候我们的这个无符号寄存器位数比较大的时候,若数据位负数,可以直接将有符号寄存器直接不考虑符
- 【教程4>第7章>第26节】基于FPGA的RS(204,188)译码verilog实现10——RS译码模块整体实现与性能仿真评估
fpga和matlab
#第7章·通信—信道编译码fpga开发RSverilogRS译码教程4
本课程学习成果预览目录1.软件版本2.RS译码模块整体实现介绍2.1伴随式计算(SyndromeCalculation)2.2擦除位置处理(ErasureHandling)2.3多项式乘法(PolynomialMultiplication)2.4欧几里得算法(EuclideanAlgorithm)2.5钱搜索(ChienSearch)3.RS译码模块整体FPGA实现4.RS译码仿真测试5.视频操作
- 呼吸灯 verilog FPGA 基础练习8
cycf
FPGAverilog编码基础篇fpga开发
呼吸灯verilogFPGA基础练习8发现问题,用技术解决问题。兴趣是自己的源动力!目录呼吸灯verilogFPGA基础练习8前言一、呼吸灯1.1呼吸灯原理1.2实现方案1.2.1功能代码1.2.2仿真代码1.2.3仿真结果1.2.4计数器的基本时间单位总结前言呼吸灯的练习的主要目的是对计数器使用的进阶,理解计数器计数使用的基础时间单位的变化,对计数器的影响。一、呼吸灯1.1呼吸灯原理我们知道同一
- 90.xilinx复位低电平(一般使用低电平复位)
cmc1028
笔记笔记
XilinxFPGA中的寄存器(Flip-Flop)**确实支持异步复位**,但具体实现方式取决于你使用的设计方法(HDL代码风格或原语实例化)。以下是详细说明:---###1.**Xilinx寄存器的复位特性**-**同步复位和异步复位均支持**,但需要通过代码或原语明确指定。-异步复位的信号通常会直接连接到寄存器的`CLR`(Clear,低电平有效)或`PRE`(Preset,高电平有效)端口
- DS18B20温度传感器的Verilog初始化程序实战指南
北海有座岛
本文还有配套的精品资源,点击获取简介:DS18B20是一款适用于宽温度范围的高精度数字温度传感器,采用Verilog语言实现其初始化程序,以便能够正确地在系统中运行。本指南详细介绍了DS18B20的初始化过程,包括电源配置、分辨率选择、报警阈值设定等,并解释了如何使用Verilog来控制和通信DS18B20传感器,对于嵌入式系统设计和硬件描述语言的学习具有重要价值。1.DS18B20传感器概述1.
- verilog ascii码 0-99翻译成16进制数
LEEE@FPGA
FPGA学习记录fpga开发
VerilogASCII码转16进制数(0-99)moduleascii_to_hex(inputclk,inputrst_n,input[7:0]ascii_high,//十位数的ASCII码input[7:0]ascii_low,//个位数的ASCII码outputreg[7:0]hex_data//输出的16进制数);reg[7<
- 【数字IC前端笔试真题精刷(2022.7.28)】芯动——数字IC验证工程师(1号卷-验证)
ReRrain
#数字IC笔试
声明:本专栏所收集的数字IC笔试题目均来源于互联网,仅供学习交流使用。如有侵犯您的知识产权,请及时与博主联系,博主将会立即删除相关内容。笔试时间:2022-7-28;题目类型:不定项(10x1’=10’)【错选不得分,少选得1/3分】问答(9x10’=90’)文章目录不定项1、(单选)在verilog语言中,a=4'b1011,那么&a=()2、(单选)SystemVerilog中类默认的成员属性
- FPGA(现场可编程门阵列)是什么?
Yashar Qian
#嵌入式fpga开发计算机体系结构嵌入式硬件
FPGA(现场可编程门阵列)是什么?FPGA(现场可编程门阵列,Field-ProgrammableGateArray)是一种可通过编程配置硬件电路的半导体芯片,其核心特点是硬件逻辑可重构,既能像软件一样灵活修改,又能像专用芯片(ASIC)一样高效运行。以下是通俗易懂的解析:⚙️术语拆解Field-Programmable(现场可编程):芯片出厂后,用户可通过硬件描述语言(如Verilog/VHD
- FPGA与Verilog实现的Cordic算法测试项目
weixin_42668301
本文还有配套的精品资源,点击获取简介:Cordic算法是一种在FPGA和Verilog硬件描述语言中实现高效的数值计算技术,它简化了硬件资源需求,特别适合资源有限的嵌入式系统。通过模块化设计,Cordic算法可以拆分为多个子模块来实现,包括旋转步骤、误差校正和控制逻辑等。该算法通过迭代过程逼近目标值,无需乘法器,从而减少了硬件资源消耗并提高了效率。在实现时需要考虑位宽、迭代次数和误差处理等因素,以
- 【教程4>第7章>第23节】基于FPGA的RS(204,188)译码verilog实现7——欧几里得迭代算法模块
fpga和matlab
#第7章·通信—信道编译码fpga开发RS译码欧几里得迭代教程4
目录1.软件版本2.RS译码器逆元欧几里得算法模块原理分析3.RS译码器逆元欧几里得算法模块的verilog实现3.1RS译码器逆元欧几里得算法模块verilog程序3.2程序解析欢迎订阅FPGA/MATLAB/Simulink系列教程《★教程1:matlab入门100例》《★教程2:fpga入门100例》《★教程3:simulink入门60例》
- Vitis HLS 学习笔记--hls::stream(理解串流:基础)
hi94
VitisHLS学习笔记c++fpga开发HLS
目录1.介绍2.示例2.1代码解析2.2定义串流2.3串流的综合报告3.总结1.介绍在VitisHLS中,hls::stream是一个用于在C/C++中进行高级合成的关键数据结构。它类似于C++标准库中的std::stream,但是专门设计用于硬件描述语言(如Verilog或VHDL)中的数据流。hls::stream提供了一种方便的方法来处理数据流,使得在设计硬件加速器时更加灵活和可控。hls:
- ModelSim在FPGA设计中的功能仿真与时序仿真
chao189844
fpga开发
在FPGA(现场可编程门阵列)设计的复杂流程中,仿真环节扮演着至关重要的角色。它不仅能够帮助设计师在物理实现之前发现并修正设计错误,还能通过模拟实际工作环境来评估设计的性能和稳定性。ModelSim作为业界领先的HDL(硬件描述语言)仿真工具,以其强大的功能、灵活的配置和直观的界面赢得了广泛的应用。本文将深入探讨ModelSim在FPGA设计中如何进行功能仿真和时序仿真,并介绍其在实际应用中的优势
- SPI代码详解FPGA-verilog部分(FPGA+STM32)(一)
MinJohnson
STM32FPGA/Verilogstm32fpgaspi
声明:本篇文章面向在已对SPI的四种时序有所了解的人我们采用SPI3模式以及将FPGA作从机,STM32作主机的方式讲解,在STM32控制部分采用的是半双工模式,但其实半双工与全双工区别不大,稍加修改即可本文章属于SPI的升级版,将原本的片选线CS_N再多加一根,变成spi_cs_cmd和spi_cs_data,当spi_cs_cmd拉低的时候表示传送的是命令(命令只由单片机发送),当cs_dat
- FPGA基础 -- Verilog 锁存器简介
sz66cm
FPGA基础fpga开发
由浅入深地讲解Verilog中的锁存器(Latch)**,包括:什么是锁存器(定义与作用)锁存器的分类(透明锁存器vs边沿触发器)Verilog中锁存器的建模方式锁存器与触发器的区别锁存器的时序特性与设计陷阱实际应用与避免锁存器的最佳实践综合工具识别锁存器的方式与调试技巧一、什么是锁存器(Latch)?锁存器是一种电平敏感的时序逻辑单元,用于在特定控制信号(如enable或clk为高电平)时锁存输
- FPGA基础 -- Verilog 竞争/竞态(Race Condition)
一、什么是“竞争/竞态(RaceCondition)”?概念说明典型后果信号竞争(GlitchRace)由两条或多条逻辑路径传播延迟不同导致。同一时刻从不同路径到达的电平先后顺序不可预知,产生毛刺或错误翻转。硬件级:产生额外脉冲,触发错误状态或计数。事件竞争/仿真竞态(SchedulingRace)仿真器在同一个时刻deltacycle内对同一变量存在多个驱动且调度顺序不确定(典型如=阻塞赋值)。
- 实现SystemVerilog动态进程的互斥访问
iccnewer
在计算机系统设计中,多个并行进程之间共享内存资源是一个经典问题。就像生活中多个人同时使用一个厨房一样,如果没有合理的协调机制,很容易造成混乱。SystemVerilog标准提供了内置的semaphore类来实现互斥访问,看起来是个不错的解决方案。但这个方案有个明显的缺点:缺乏内建的安全检查机制,开发者可能会无意中向semaphore创建更多的keys,这种不安全的使用方式可能导致系统的不稳定。利用
- FPGA基础 -- Verilog 的值变转储文件(VCD:Value Change Dump)
sz66cm
FPGA基础fpga开发
Verilog的“值变转储文件(VCD:ValueChangeDump)”,这是一项在仿真调试中至关重要的技术,可以帮助你“看见”RTL中每个信号随时间的变化过程。一、什么是Verilog的值变转储文件(VCD)VCD文件是一种标准格式的文本文件,全称为ValueChangeDump,用于记录Verilog仿真过程中信号的取值变化。它的作用类似于逻辑分析仪的抓取波形,但作用于RTL层,用于:波形观
- FPGA基础 -- Verilog 的属性(Attributes)
sz66cm
FPGA基础fpga开发
Verilog的属性(Attributes)的系统化培训内容,适用于希望深入理解属性如何在综合、仿真和工具指示中使用的专业工程师。内容将涵盖:属性的定义、语法、使用场景、典型示例、工具兼容性与注意事项。一、什么是Verilog的属性(Attribute)Verilog的属性是附加在语句或对象上的元信息(Metadata),不会改变功能行为,但用于指导综合器、仿真器或其他EDA工具的行为,例如:优化
- System-Verilog 实现DE2-115 流水灯
qwert_qqq
物联网学习fpga开发
文章目录一、什么是SystemVerilog二、代码实现实现结果一、什么是SystemVerilogSystemVerilog是一种硬件描述语言(HDL),它用于设计和验证电子系统,特别是在集成电路(IC)和系统级芯片(SoC)的设计过程中。SystemVerilog是Verilog语言的一个超集,它添加了许多新的特性和增强功能,使得设计者可以更高效地进行工作。应用领域:集成电路设计:System
- java解析APK
3213213333332132
javaapklinux解析APK
解析apk有两种方法
1、结合安卓提供apktool工具,用java执行cmd解析命令获取apk信息
2、利用相关jar包里的集成方法解析apk
这里只给出第二种方法,因为第一种方法在linux服务器下会出现不在控制范围之内的结果。
public class ApkUtil
{
/**
* 日志对象
*/
private static Logger
- nginx自定义ip访问N种方法
ronin47
nginx 禁止ip访问
因业务需要,禁止一部分内网访问接口, 由于前端架了F5,直接用deny或allow是不行的,这是因为直接获取的前端F5的地址。
所以开始思考有哪些主案可以实现这样的需求,目前可实施的是三种:
一:把ip段放在redis里,写一段lua
二:利用geo传递变量,写一段
- mysql timestamp类型字段的CURRENT_TIMESTAMP与ON UPDATE CURRENT_TIMESTAMP属性
dcj3sjt126com
mysql
timestamp有两个属性,分别是CURRENT_TIMESTAMP 和ON UPDATE CURRENT_TIMESTAMP两种,使用情况分别如下:
1.
CURRENT_TIMESTAMP
当要向数据库执行insert操作时,如果有个timestamp字段属性设为
CURRENT_TIMESTAMP,则无论这
- struts2+spring+hibernate分页显示
171815164
Hibernate
分页显示一直是web开发中一大烦琐的难题,传统的网页设计只在一个JSP或者ASP页面中书写所有关于数据库操作的代码,那样做分页可能简单一点,但当把网站分层开发后,分页就比较困难了,下面是我做Spring+Hibernate+Struts2项目时设计的分页代码,与大家分享交流。
1、DAO层接口的设计,在MemberDao接口中定义了如下两个方法:
public in
- 构建自己的Wrapper应用
g21121
rap
我们已经了解Wrapper的目录结构,下面可是正式利用Wrapper来包装我们自己的应用,这里假设Wrapper的安装目录为:/usr/local/wrapper。
首先,创建项目应用
&nb
- [简单]工作记录_多线程相关
53873039oycg
多线程
最近遇到多线程的问题,原来使用异步请求多个接口(n*3次请求) 方案一 使用多线程一次返回数据,最开始是使用5个线程,一个线程顺序请求3个接口,超时终止返回 缺点 测试发现必须3个接
- 调试jdk中的源码,查看jdk局部变量
程序员是怎么炼成的
jdk 源码
转自:http://www.douban.com/note/211369821/
学习jdk源码时使用--
学习java最好的办法就是看jdk源代码,面对浩瀚的jdk(光源码就有40M多,比一个大型网站的源码都多)从何入手呢,要是能单步调试跟进到jdk源码里并且能查看其中的局部变量最好了。
可惜的是sun提供的jdk并不能查看运行中的局部变量
- Oracle RAC Failover 详解
aijuans
oracle
Oracle RAC 同时具备HA(High Availiablity) 和LB(LoadBalance). 而其高可用性的基础就是Failover(故障转移). 它指集群中任何一个节点的故障都不会影响用户的使用,连接到故障节点的用户会被自动转移到健康节点,从用户感受而言, 是感觉不到这种切换。
Oracle 10g RAC 的Failover 可以分为3种:
1. Client-Si
- form表单提交数据编码方式及tomcat的接受编码方式
antonyup_2006
JavaScripttomcat浏览器互联网servlet
原帖地址:http://www.iteye.com/topic/266705
form有2中方法把数据提交给服务器,get和post,分别说下吧。
(一)get提交
1.首先说下客户端(浏览器)的form表单用get方法是如何将数据编码后提交给服务器端的吧。
对于get方法来说,都是把数据串联在请求的url后面作为参数,如:http://localhost:
- JS初学者必知的基础
百合不是茶
js函数js入门基础
JavaScript是网页的交互语言,实现网页的各种效果,
JavaScript 是世界上最流行的脚本语言。
JavaScript 是属于 web 的语言,它适用于 PC、笔记本电脑、平板电脑和移动电话。
JavaScript 被设计为向 HTML 页面增加交互性。
许多 HTML 开发者都不是程序员,但是 JavaScript 却拥有非常简单的语法。几乎每个人都有能力将小的
- iBatis的分页分析与详解
bijian1013
javaibatis
分页是操作数据库型系统常遇到的问题。分页实现方法很多,但效率的差异就很大了。iBatis是通过什么方式来实现这个分页的了。查看它的实现部分,发现返回的PaginatedList实际上是个接口,实现这个接口的是PaginatedDataList类的对象,查看PaginatedDataList类发现,每次翻页的时候最
- 精通Oracle10编程SQL(15)使用对象类型
bijian1013
oracle数据库plsql
/*
*使用对象类型
*/
--建立和使用简单对象类型
--对象类型包括对象类型规范和对象类型体两部分。
--建立和使用不包含任何方法的对象类型
CREATE OR REPLACE TYPE person_typ1 as OBJECT(
name varchar2(10),gender varchar2(4),birthdate date
);
drop type p
- 【Linux命令二】文本处理命令awk
bit1129
linux命令
awk是Linux用来进行文本处理的命令,在日常工作中,广泛应用于日志分析。awk是一门解释型编程语言,包含变量,数组,循环控制结构,条件控制结构等。它的语法采用类C语言的语法。
awk命令用来做什么?
1.awk适用于具有一定结构的文本行,对其中的列进行提取信息
2.awk可以把当前正在处理的文本行提交给Linux的其它命令处理,然后把直接结构返回给awk
3.awk实际工
- JAVA(ssh2框架)+Flex实现权限控制方案分析
白糖_
java
目前项目使用的是Struts2+Hibernate+Spring的架构模式,目前已经有一套针对SSH2的权限系统,运行良好。但是项目有了新需求:在目前系统的基础上使用Flex逐步取代JSP,在取代JSP过程中可能存在Flex与JSP并存的情况,所以权限系统需要进行修改。
【SSH2权限系统的实现机制】
权限控制分为页面和后台两块:不同类型用户的帐号分配的访问权限是不同的,用户使
- angular.forEach
boyitech
AngularJSAngularJS APIangular.forEach
angular.forEach 描述: 循环对obj对象的每个元素调用iterator, obj对象可以是一个Object或一个Array. Iterator函数调用方法: iterator(value, key, obj), 其中obj是被迭代对象,key是obj的property key或者是数组的index,value就是相应的值啦. (此函数不能够迭代继承的属性.)
- java-谷歌面试题-给定一个排序数组,如何构造一个二叉排序树
bylijinnan
二叉排序树
import java.util.LinkedList;
public class CreateBSTfromSortedArray {
/**
* 题目:给定一个排序数组,如何构造一个二叉排序树
* 递归
*/
public static void main(String[] args) {
int[] data = { 1, 2, 3, 4,
- action执行2次
Chen.H
JavaScriptjspXHTMLcssWebwork
xwork 写道 <action name="userTypeAction"
class="com.ekangcount.website.system.view.action.UserTypeAction">
<result name="ssss" type="dispatcher">
- [时空与能量]逆转时空需要消耗大量能源
comsci
能源
无论如何,人类始终都想摆脱时间和空间的限制....但是受到质量与能量关系的限制,我们人类在目前和今后很长一段时间内,都无法获得大量廉价的能源来进行时空跨越.....
在进行时空穿梭的实验中,消耗超大规模的能源是必然
- oracle的正则表达式(regular expression)详细介绍
daizj
oracle正则表达式
正则表达式是很多编程语言中都有的。可惜oracle8i、oracle9i中一直迟迟不肯加入,好在oracle10g中终于增加了期盼已久的正则表达式功能。你可以在oracle10g中使用正则表达式肆意地匹配你想匹配的任何字符串了。
正则表达式中常用到的元数据(metacharacter)如下:
^ 匹配字符串的开头位置。
$ 匹配支付传的结尾位置。
*
- 报表工具与报表性能的关系
datamachine
报表工具birt报表性能润乾报表
在选择报表工具时,性能一直是用户关心的指标,但是,报表工具的性能和整个报表系统的性能有多大关系呢?
要回答这个问题,首先要分析一下报表的处理过程包含哪些环节,哪些环节容易出现性能瓶颈,如何优化这些环节。
一、报表处理的一般过程分析
1、用户选择报表输入参数后,报表引擎会根据报表模板和输入参数来解析报表,并将数据计算和读取请求以SQL的方式发送给数据库。
2、
- 初一上学期难记忆单词背诵第一课
dcj3sjt126com
wordenglish
what 什么
your 你
name 名字
my 我的
am 是
one 一
two 二
three 三
four 四
five 五
class 班级,课
six 六
seven 七
eight 八
nince 九
ten 十
zero 零
how 怎样
old 老的
eleven 十一
twelve 十二
thirteen
- 我学过和准备学的各种技术
dcj3sjt126com
技术
语言VB https://msdn.microsoft.com/zh-cn/library/2x7h1hfk.aspxJava http://docs.oracle.com/javase/8/C# https://msdn.microsoft.com/library/vstudioPHP http://php.net/manual/en/Html
- struts2中token防止重复提交表单
蕃薯耀
重复提交表单struts2中token
struts2中token防止重复提交表单
>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>>
蕃薯耀 2015年7月12日 11:52:32 星期日
ht
- 线性查找二维数组
hao3100590
二维数组
1.算法描述
有序(行有序,列有序,且每行从左至右递增,列从上至下递增)二维数组查找,要求复杂度O(n)
2.使用到的相关知识:
结构体定义和使用,二维数组传递(http://blog.csdn.net/yzhhmhm/article/details/2045816)
3.使用数组名传递
这个的不便之处很明显,一旦确定就是不能设置列值
//使
- spring security 3中推荐使用BCrypt算法加密密码
jackyrong
Spring Security
spring security 3中推荐使用BCrypt算法加密密码了,以前使用的是md5,
Md5PasswordEncoder 和 ShaPasswordEncoder,现在不推荐了,推荐用bcrpt
Bcrpt中的salt可以是随机的,比如:
int i = 0;
while (i < 10) {
String password = "1234
- 学习编程并不难,做到以下几点即可!
lampcy
javahtml编程语言
不论你是想自己设计游戏,还是开发iPhone或安卓手机上的应用,还是仅仅为了娱乐,学习编程语言都是一条必经之路。编程语言种类繁多,用途各 异,然而一旦掌握其中之一,其他的也就迎刃而解。作为初学者,你可能要先从Java或HTML开始学,一旦掌握了一门编程语言,你就发挥无穷的想象,开发 各种神奇的软件啦。
1、确定目标
学习编程语言既充满乐趣,又充满挑战。有些花费多年时间学习一门编程语言的大学生到
- 架构师之mysql----------------用group+inner join,left join ,right join 查重复数据(替代in)
nannan408
right join
1.前言。
如题。
2.代码
(1)单表查重复数据,根据a分组
SELECT m.a,m.b, INNER JOIN (select a,b,COUNT(*) AS rank FROM test.`A` A GROUP BY a HAVING rank>1 )k ON m.a=k.a
(2)多表查询 ,
使用改为le
- jQuery选择器小结 VS 节点查找(附css的一些东西)
Everyday都不同
jquerycssname选择器追加元素查找节点
最近做前端页面,频繁用到一些jQuery的选择器,所以特意来总结一下:
测试页面:
<html>
<head>
<script src="jquery-1.7.2.min.js"></script>
<script>
/*$(function() {
$(documen
- 关于EXT
tntxia
ext
ExtJS是一个很不错的Ajax框架,可以用来开发带有华丽外观的富客户端应用,使得我们的b/s应用更加具有活力及生命力。ExtJS是一个用 javascript编写,与后台技术无关的前端ajax框架。因此,可以把ExtJS用在.Net、Java、Php等各种开发语言开发的应用中。
ExtJs最开始基于YUI技术,由开发人员Jack
- 一个MIT计算机博士对数学的思考
xjnine
Math
在过去的一年中,我一直在数学的海洋中游荡,research进展不多,对于数学世界的阅历算是有了一些长进。为什么要深入数学的世界?作为计算机的学生,我没有任何企图要成为一个数学家。我学习数学的目的,是要想爬上巨人的肩膀,希望站在更高的高度,能把我自己研究的东西看得更深广一些。说起来,我在刚来这个学校的时候,并没有预料到我将会有一个深入数学的旅程。我的导师最初希望我去做的题目,是对appe