Quartus入门：Quartus II实现D触发器及时序仿真

一、设计D触发器，进行仿真，时序波形验证

1、创建项目

File->New Project Wizard:


设置工程的存储位置和项目名称：


选择目标芯片：cycloneIVE系列的EP4CE10F17C8：

2、创建波形文件

点击按纽“ Symbol Tool”或直接双击原理图空白处，从“ Symbol”窗中选择
需要的符号，或者直接在“name”文本框中键入元件名：

选择nand2，二个输入的与非门，依次添加四个nand2和一个非门not

通过工具栏上面输入输出工具，以及连线工具，设计出以下的电路图。

3、保存编译

进行编译，若无错误则可进行下一步，若有错进行原理图修改。

查看硬件电路图：点击【Tools】→【Netlist Viewers】→【RTL Viewer】。

4、仿真波形图

新建波形文件


输入波形文件。在波形文件编辑器左端大片空白处双击，出现“insert node or bus”对话框，点击“node finder”按钮。

点击“list”按钮，则半加器中所有的输入输出引脚全部出现在对话框左边。再在该界面上点击“>>”，则把左边所有的端口都选择到右边，进入波形

点击ok，出现如图波形

编辑输入CLK，产生时钟信号

把输入D随便设置几个低电平和高电平

保存文件

点击功能仿真编译按钮：

二、调用D触发器，进行仿真，时序波形验证

1、创建项目

选择cycloneIVE系列的EP4CE10F17C8创建项目

2、创建波形文件

不再画D触发器的内部结构了，而是直接调用D触发器，元件名：dff

再添加输入和输出管脚

3、保存编译

查看硬件电路图

4、仿真波形图

功能仿真波形图

时序仿真波形图

三、用Verilog语言写D触发器，进行仿真验证

1、创建项目

选择cycloneIVE系列的EP4CE10F17C8创建项目

2、新建Verilog HDL 文件

编写代码：

//dwave是文件名
module dwave(D,CLK,Q);
    input D;
    input CLK;
    output Q;

    reg Q;

    always @ (posedge CLK)//我们用正的时钟沿做它的敏感信号
    begin
        Q <= D;//上升沿有效的时候，把d捕获到q
    end
endmodule

3、编译

查看硬件电路图

4、.仿真波形图

功能仿真波形图

时序仿真波形图