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PL端DDR管脚分配

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NET   "ddr3_dq[29]"       LOC = "K5"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

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NET   "ddr3_dq[31]"       LOC = "K7"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[3]"        LOC = "F4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[4]"        LOC = "D1"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[5]"        LOC = "G4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[6]"        LOC = "D4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[7]"        LOC = "E1"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

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NET   "ddr3_dq[9]"        LOC = "G1"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

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NET   "ddr3_dqs_n[2]"     LOC = "N2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_n[3]"     LOC = "L8"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[0]"     LOC = "G2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[1]"     LOC = "K2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[2]"     LOC = "N3"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[3]"     LOC = "M8"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_odt[0]"       LOC = "A4"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_ras_n"        LOC = "C4"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_reset_n"      LOC = "A10"   |     IOSTANDARD = LVCMOS15             |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_we_n"         LOC = "B5"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

逻辑框图

ZYNQ7035 PS读写PL端DDR3_第19张图片

PS编程

#include 
#include "platform.h"
#include "xil_printf.h"
#include "xparameters.h"
#include "xil_io.h"

int main()
{
    init_platform();

    print("Hello World\n\r");

    int i = 0;

    unsigned int sendBuff[256] = {0};
    unsigned int recvBuff[256] = {0};
    for(i = 0; i < 100; i++)
	{
    	sendBuff[i] = i;
    	xil_printf("sendBuff[%d] = %d\n",i,sendBuff[i]);
	}

    for(i = 0; i < 100; i++)
	{
		Xil_Out32((XPAR_MIG_7SERIES_0_BASEADDR + i*4),sendBuff[i]);
	}

    for(i = 0; i < 100; i++)
	{
    	recvBuff[i] = Xil_In32((XPAR_MIG_7SERIES_0_BASEADDR + i*4));
    	xil_printf("recvBuff[%d] = %d\n",i,recvBuff[i]);
	}



    cleanup_platform();
    return 0;
}

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    1、概括  前文对IIC的时序做了详细的讲解，还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位，每次操作后接收方都需要进行应答。主机向从机写入数据后，从机接收数据，需要把总线拉低来告知主机，前面发送的数据已经被接收。主机在读取从机数据后，如果还需要继续读取数据，就要对从机做出应答，否则不应答。  另一个需要注意的是数据在时钟的低电平中间进行赋值，
  • 【FPGA开发】HDMI通信协议解析及FPGA实现 Include everything FPGA开发fpga开发
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  • FPGA时钟资源与设计方法——IO延迟约束（Vivado） CWNULT fpga开发
    目录1I/O延迟约束简介2IO约束指令3输入延迟（InputDelay）4输出延迟（OutputDelay）1I/O延迟约束简介Vivado对整个工程的时序进行分析时，只能分析内部的时序信息，对于外部的时序信息Vivado无法提供，在设计中要精确建模外部时序信息，必须为输入和输出端口提供输入输出延迟信息，而I/O延迟约束就是告知XilinxVivado集成设计环境（IDE）FPGA管脚外部的输入输
  • Xilinx（AMD） 7系列FPGA配置引脚说明 CWNULT 加载配置篇fpga开发
    xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。PinNameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择，当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0，如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件，该引脚不适用。（公用控制引脚）实际设计中：
  • 【FPGA】高云FPGA之数字钟实验-＞HC595驱动数码管 凉开水白菜 FPGAfpga开发高云
    高云FPGA之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真7、IO分配以及配置文件（bit流文件）的生成8、配置（烧录）FPGA9、在线调试1、设计定义通过74HC595芯片点亮8位数码管，通过计时器实现数码管计时显示软件开发环境高云V1.99版本硬件开发
  • vivado DSP Block cckkppll fpga开发
    当对推理进行编码并以DSP块为目标时，建议使用签名算术运算，并且要求预加器结果有一个额外的宽度位，以便可以打包到DSP块中。Pre-AdderDynamicallyConfiguredFollowedbyMultiplierandPost-Adder(Verilog)Filename:dynpreaddmultadd.v//Pre-add/subtractselectwithDynamiccont
  • 嵌入式 系统 开发 - 第一件事 “搭开发环境” FOOLCODE DSP数字信号处理芯片应用FPGA现场可编程门阵列芯片应用fpga开发
    无论是对DSP，FPGA，或其他可编程芯片开发都要“搭开发环境”：懒得写太多字，画个图来扯淡吧！看看实际怎么搞的：）这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊，上面的图是一个通用说明。公牛对母牛或者母牛对公牛说IloveU，其实目的是搞出来一个“犊子”，为了这个目标，公母牛在被窝里读了很多育犊“经”，就是不真"干"，那就是个"完犊子"，净”扯犊子“了。真的“干”的那个档口，我“靠”这
  • FPGA时钟资源与设计方法——时钟抖动（jitter）、时钟偏斜(skew)概念讲解 CWNULT fpga开发
    目录1时钟抖动（clockjitter）2时钟偏斜（clockskew）1时钟抖动（clockjitter）时钟抖动（Jitter）：时钟抖动指的是时钟周期的不稳定性，即：时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的，跟晶振本身的工艺有关，所以在设计中无法避免它能带来的影响，通常只能在设计中留有一定的余量。2时钟偏斜（clockskew）时钟偏斜（skew）：时钟偏斜指电路中源时钟
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    一、概述本板卡基于标准6UVPX架构，为通用高性能信号处理平台，系我公司自主研发。板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器，Xilinx的AritexXC7A200T作为辅助处理器。XC7A200T负责管理板卡的上电时序，时钟配置，系统及模块复位,程序重配等。为您提供了丰富的运算资源。如图1所示：
  • vivado RAM HDL Coding Guidelines cckkppll fpga开发
    从编码示例下载编码示例文件。块RAM读/写同步模式您可以配置块RAM资源，为提供以下同步模式给定的读/写端口：•先读取：在加载新内容之前先读取旧内容。•先写：新内容立即可供阅读先写也是众所周知的如通读。•无变化：数据输出不会随着新内容加载到RAM而变化。Vivado合成为所有这些同步模式提供了推理支持。你可以描述了用于RAM的每个端口的不同同步模式。分布式RAM示例以下部分提供了分布式RAM的VH
  • CPU，GPU，ASIC和FPGA简介 audrey-luo 服务器
    计算机处理器是任何计算系统中至关重要的组件。在这个数字时代，了解CPU、GPU、ASIC和FPGA之间的区别对于优化整体性能至关重要。飞速（FS）将深入探讨CPU、GPU、ASIC和FPGA之间的区别，以增强您的技术知识，并决定如何选择合适的处理器。什么是CPU，GPU，ASIC，和FPGACPU、GPU、ASIC和FPGA是四种计算机处理器类型，在任何计算系统中都起着至关重要的作用，并且对整体性
  • DPU技术的进步：赋予未来创新力量 audrey-luo 人工智能网络服务器运维AIGC
    随着云计算和虚拟化技术的发展，网卡在功能和硬件结构方面也经历了四个阶段，即网卡、智能网卡、基于FPGA的DPU和DPUSoC网卡。本文将重点介绍这些不同类型的网络适配器和处理器，在硬件、可编程能力、开发和应用方面的特点。网卡的演进和应用传统的基本网卡，也被称为NIC或网络适配器，在计算机网络中的作用至关重要。它的主要功能是将数据转换为网络设备之间高效传输所需的格式。随着时间的推移，网卡的功能不断扩
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  • 手把手教你实现pynq-z2条形码识别 雪天鱼
    我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和SOC设计。关注公众号【集成电路设计教程】，拉你进“IC设计交流群”。1.前言单单实现一个二维码识别就花了将近一个星期，这篇文章我就详细介绍这段时间走过的坑，代码附在文末，着急需要的小伙伴直接翻到最后即可2.linux配置要想实现本项目，首先解决以下三大要点，也着实浪费了很多时间2.1解决pynq联网pynq联网的教程网上可谓是不少，但是
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    Vivadosynthesis可以解释各种RAM编码风格，并将它们映射到分布式RAM中或块RAM。此操作执行以下操作：•无需手动实例化RAM基元•节省时间•保持HDL源代码的可移植性和可扩展性从编码示例下载编码示例文件。在分布式RAM和专用RAM之间的选择块存储器两种类型的数据都同步写入RAM。之间的主要区别分布式RAM和专用块RAM是从RAM读取数据的方式。请参阅下表。是使用分布式RAM还是专用
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    在上一篇《解读Servlet原理篇一》中提到，要实现javax.servlet.Servlet接口（即写自己的Servlet应用），你可以写一个继承自javax.servlet.GenericServletr的generic Servlet ，也可以写一个继承自java.servlet.http.HttpServlet的HTTP Servlet（这就是为什么我们自定义的Servlet通常是exte
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    类的继承可以提高代码的重用行，减少冗余代码；还能提高代码的扩展性。Java继承的关键字是extends 格式:public class 类名（子类）extends 类名（父类）{ } 子类可以继承到父类所有的属性和普通方法，但不能继承构造方法。且子类可以直接使用父类的public和 protected属性，但要使用private属性仍需通过调用。 子类的方法可以重写，但必须和父类的返回值类
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    多线程和同步 : 如进程、线程同步，可理解为进程或线程A和B一块配合，A执行到一定程度时要依靠B的某个结果，于是停下来，示意B运行；B依言执行，再将结果给A；A再继续操作。 所谓同步，就是在发出一个功能调用时，在没有得到结果之前，该调用就不返回，同时其它线程也不能调用这个方法   多线程和异步:多线程可以做不同的事情,涉及到线程通知     &
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                  Spring 团队公布在2016年12月31日停止对Spring Framework 3.2.x（包含tomcat 6.x）的支持。在此之前spring团队将持续发布3.2.x的维护版本。          请大家及时准备及时升级到Spring
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