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PL端DDR管脚分配

NET   "ddr3_addr[0]"      LOC = "A8"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

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NET   "ddr3_dq[19]"       LOC = "M6"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

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NET   "ddr3_dq[21]"       LOC = "N4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[22]"       LOC = "L4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[23]"       LOC = "M4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[24]"       LOC = "M7"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[25]"       LOC = "J5"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[26]"       LOC = "K8"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[27]"       LOC = "J6"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[28]"       LOC = "K6"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[29]"       LOC = "K5"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[2]"        LOC = "D3"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[30]"       LOC = "N7"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[31]"       LOC = "K7"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[3]"        LOC = "F4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[4]"        LOC = "D1"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[5]"        LOC = "G4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[6]"        LOC = "D4"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[7]"        LOC = "E1"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[8]"        LOC = "H2"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dq[9]"        LOC = "G1"    |     IOSTANDARD = SSTL15_T_DCI         |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_n[0]"     LOC = "F2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_n[1]"     LOC = "K1"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_n[2]"     LOC = "N2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_n[3]"     LOC = "L8"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[0]"     LOC = "G2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[1]"     LOC = "K2"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[2]"     LOC = "N3"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_dqs_p[3]"     LOC = "M8"    |     IOSTANDARD = DIFF_SSTL15_T_DCI    |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_odt[0]"       LOC = "A4"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_ras_n"        LOC = "C4"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_reset_n"      LOC = "A10"   |     IOSTANDARD = LVCMOS15             |     VCCAUX_IO = NORMAL      ;

NET   "ddr3_we_n"         LOC = "B5"    |     IOSTANDARD = SSTL15               |     VCCAUX_IO = NORMAL      ;

逻辑框图

ZYNQ7035 PS读写PL端DDR3_第19张图片

PS编程

#include 
#include "platform.h"
#include "xil_printf.h"
#include "xparameters.h"
#include "xil_io.h"

int main()
{
    init_platform();

    print("Hello World\n\r");

    int i = 0;

    unsigned int sendBuff[256] = {0};
    unsigned int recvBuff[256] = {0};
    for(i = 0; i < 100; i++)
	{
    	sendBuff[i] = i;
    	xil_printf("sendBuff[%d] = %d\n",i,sendBuff[i]);
	}

    for(i = 0; i < 100; i++)
	{
		Xil_Out32((XPAR_MIG_7SERIES_0_BASEADDR + i*4),sendBuff[i]);
	}

    for(i = 0; i < 100; i++)
	{
    	recvBuff[i] = Xil_In32((XPAR_MIG_7SERIES_0_BASEADDR + i*4));
    	xil_printf("recvBuff[%d] = %d\n",i,recvBuff[i]);
	}



    cleanup_platform();
    return 0;
}

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    引言：本系列博文描述7系列FPGA配置的技术参考。作为开篇，简要概述了7系列FPGA的配置方法和功能。随后的博文将对每种配置方法和功能进行更详细的描述。本文描述的配置方法和功能适用于所有7系列家族器件，只有少数例外。1.概述Xilinx®7系列FPGA通过将特定于应用程序的配置数据（位流）加载到内存中进行配置。7系列FPGA可以主动从外部非易失性存储设备加载，也可以通过外部智能源（如微处理器、DS
  • FPGA器件在线配置方法概述 fpga和matlab FPGA其他fpga开发FPGA在线配置
    目录1.配置电路结构和原理2.ICR控制电路软件3.几种常见的FPGA在线配置方法3.1动态部分重配置（PartialReconfiguration,PR）3.2在系统编程（In-SystemProgramming,ISP）3.3多比特流配置（Multi-BitstreamConfiguration）3.4远程更新与配置3.5使用OpenCL或HLS工具FPGA（Field-Programmabl
  • quartus频率计 时钟设置_FPGA021 基于QuartusⅡ数字频率计的设计与仿真 weixin_39876739 quartus频率计时钟设置
    摘要随着科技电子领域的发展，可编程逻辑器件，例如CPLD和FPGA的在设计中得到了广泛的应用和普及，FPGA/CPLD的发展使数字设计更加的灵活。这些芯片可以通过软件编程的方式对内部结构进行重构，使它达到相应的功能。这种设计思想改变了传统的数字系统设计理念，促进了EDA技术的迅速发展。数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。采用等精度频率测量方法具有测量精度保持恒定，
  • quartus pin 分配（三） 落雨无风 IC设计fpgafpga开发
    quartuspin分配如有需要，可查看quartusUI界面sdc配置（二）上次文章中，说了自己写sdc需要配置的分类点，这次将介绍管脚分配。已打开Quartus软件，导入设计，写好约束下一步，在Quartus软件的菜单栏打开Assignments中的二级菜单PinPlanner打开改界面即可看到选中的fpga型号，管脚图，封装类型等信息。在打开的界面中，大致可分为上下两个部分。上半部分，可分为
  • FPGA随记——赛灵思OOC功能 一口一口吃成大V FPGA随记fpga开发
    在这里，我们简要介绍一下Vivado的OOC（Out-of-Context）综合的概念。对于顶层设计，Vivado使用自顶向下的全局（Global）综合方式，将顶层之下的所有逻辑模块都进行综合，但是设置为OOC方式的模块除外，它们独立于顶层设计而单独综合。通常，在整个设计周期中，顶层设计会被多次修改并综合。但有些子模块在创建完毕之后不会因为顶层设计的修改而被修改，如IP，它们被设置为OOC综合方式
  • 如何设计实现完成一个FPGA项目 芯作者 D1：verilog设计D1：VHDL设计fpga开发
    设计并完成一个FPGA项目是一个复杂但非常有价值的工程任务。以下是一个详细的步骤指南，帮助你从零开始完成一个FPGA项目。1.项目定义与需求分析确定项目目标：明确项目要实现的功能和性能指标。需求分析：列出所有功能需求、性能需求、接口需求等。可行性分析：评估技术可行性、成本和时间预算。2.硬件选择FPGA芯片选择：根据项目需求选择合适的FPGA芯片（如Xilinx、Intel/Altera、Latt
  • 零配置初始化流程就一直过不去_ZYNQ UltraScale+ MPSoc FPGA自学笔记-启动加载配置... weixin_40009026 零配置初始化流程就一直过不去
    前言听说最近秋天的第一杯奶茶挺火的，我得赶紧奋发图强写点东西，好赚点赏钱给妹子买奶茶，各位大佬出手大方点，我怕秋天过去了妹子还没喝上奶茶！言归正传，ZYNQUltraScale+MPSoc的配置过程还是挺复杂的，决定写一篇文章来讲一讲，当然我也是初学，如有错讹请轻轻打左脸。一、配置过程Zynq®UltraScale+™MPSoC同时有PS端和PL端，PS又有两种不同的多核处理器可以运行底层代码或者
  • FPGA编程指南: CSU DMA传输 行者.................. fpga开发FPGA
    1.将安全流开关配置设置为从DMA源接收，即设置csu.csu_sss_cfg[pcap_sss]为0x5。2.配置并设置CSU_DMA以建立通道和传输，具体编程方法可参考CSUDMA编程部分。-通道类型为DMA_SRC。-设置源地址为位流的地址。-设置大小为以字表示的位流大小。3.等待CSUDMA操作完成，确保源频道的传输已完成。4.清除CSU_DMA中断并确认传输完成，这需要设置csudma.
  • FPGA案例小程序 BABA8891 fpga开发小程序
    FPGA（Field-ProgrammableGateArray，现场可编程门阵列）的应用广泛，因此存在许多不同领域的案例小程序。以下是一些FPGA案例小程序的示例，涵盖了不同的应用场景：1.串口闭环收发小程序应用场景：工业自动化、通信设备、仪器仪表等。功能描述：该小程序通过FPGA芯片的编程实现串口数据的接收和发送功能，支持9600和115200两种速率。在接收数据时，FPGA通过串行接口接收外
  • 电源管理芯片4644关键指标及测试方法 国科安芯 产品fpga开发嵌入式硬件硬件工程
    以国科安芯(ANSILIC)推出四通道输出降压微型模块稳压器ASP4644为例，该器件支持多路级联输出最高16A。工程师可以快速设计出满足FPGA、ASIC和微处理器等多种电压和负载电流要求驱动，ASP4644模块稳压器包括DC/DC控制器、电源开关、电感器和补偿组件，采用BGA封装。仅需8个外部陶瓷电容器和4个反馈电阻器就能调节4个可独立地调整并介于0.6V至5.5V的输出。单独的输入引脚使4个
  • FPGA（Field-Programmable Gate Array，现场可编程门阵列）开发入门 MAMA6681 fpga开发
    FPGA（Field-ProgrammableGateArray，现场可编程门阵列）开发入门是一个系统且深入的过程，涉及到硬件设计、编程语言、开发工具等多个方面。以下是一个简要的FPGA开发入门指南：一、基础知识准备数字电路与逻辑设计：了解数字电路的基本概念，如二进制、逻辑门电路、组合逻辑电路、时序逻辑电路等。熟悉布尔代数和逻辑门的功能及其实现方法。计算机体系架构：掌握CPU、内存、外设、总线等计
  • FPGA 编程基础, 赋值操作符, 运算符使用, 条件表达式, 信号操作方法 行者.................. fpga开发
    1.**赋值符号**：-**"="**：阻塞赋值，即在`always`模块中该语句会被立即执行。-**""**：大于，如果A>B则结果为TRUE，否则为FALSE。-**">="**：大于等于，如果A>=B则结果为TRUE，否则为FALSE。-**"=="**：等于，如果A==B则结果为TRUE，否则为FALSE。-**"!="**：不等于，如果A!=B则结果为TRUE，否则为FALSE。4.**
  • zynq usb dwc3中断事件异常 charschu linux-usb驱动开发
    最近在调试zynq的usb，发现一个问题，给pcbulk传输吐log，传输速率1MB左右速率发包，发现会传输终止，调用epsend接口会失败原因在于没有收到传输完成事件，收到连续2次notready事件，这种情况usbbusy标志没有清除，结果send会进入updatethansfer分支指令，但是此时usbhardware已经释放了sourceindex，会挂死掉这里，这样说明硬件已经发送了完成
  • zobovision随谈H.265/HEVC编码FPGA实现（一） zobovision 视频图像编解码FPGAIPfpga开发视频编解码
    zobovision随谈H.265/HEVC编码FPGA实现（一）H.265/HEVC出来已有10年，但市场应用难言巅峰，正如古董级的H.264现在仍然大行其道，H.265的全面应用仍有待市场发酵，至少在硬件产品端应用，值得期待。一来H.265相对H.264而言，压缩技术确实要先进不少，不管是理论上还是实际效果方面；二是H.265相对后来者H.266/VVC等而言，实用性更强，性价比更高，产品端的
  • (14)时钟专题---＞(014)行波时钟 宁静致远dream FPGA学无止境fpga开发FPGAIC
    1.1.1本节目录1）本节目录2）本节引言3）FPGA简介4）行波时钟5）结束语1.1.2本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电
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    通信协议之MDIO读写的FPGA实现介绍MAC与PHY之间的通信通过了MDIO的接口与PHY芯片的通信则通过MAC（MediaAccessControl）控制器来实现。MAC控制器与PHY芯片之间的通信通常包括两部分：1.数据传输接口：比如MII（MediaIndependentInterface）、RMII（ReducedMediaIndependentInterface）、GMII（Gigab
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    在上一篇《解读Servlet原理篇一》中提到，要实现javax.servlet.Servlet接口（即写自己的Servlet应用），你可以写一个继承自javax.servlet.GenericServletr的generic Servlet ，也可以写一个继承自java.servlet.http.HttpServlet的HTTP Servlet（这就是为什么我们自定义的Servlet通常是exte
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            性能优化是通过某些有效的方法来提高MySQL的运行速度，减少占用的磁盘空间。性能优化包含很多方面，例如优化查询速度，优化更新速度和优化MySQL服务器等。本文介绍方法的主要有：         a.优化查询         b.优化数据库结构  
  • ThreadPool定时重试 dai_lm javaThreadPoolthreadtimertimertask
    项目需要当某事件触发时，执行http请求任务，失败时需要有重试机制，并根据失败次数的增加，重试间隔也相应增加，任务可能并发。 由于是耗时任务，首先考虑的就是用线程来实现，并且为了节约资源，因而选择线程池。 为了解决不定间隔的重试，选择Timer和TimerTask来完成 package threadpool; public class ThreadPoolTest {
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    首先要说的是，不同版本数据库提供的系统表会有不同，你可以根据数据字典查看该版本数据库所提供的表。 select * from dict where table_name like '%SESSION%'; 就可以查出一些表，然后根据这些表就可以获得会话信息 select sid,serial#,status,username,schemaname,osuser,terminal,ma
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    类的继承可以提高代码的重用行，减少冗余代码；还能提高代码的扩展性。Java继承的关键字是extends 格式:public class 类名（子类）extends 类名（父类）{ } 子类可以继承到父类所有的属性和普通方法，但不能继承构造方法。且子类可以直接使用父类的public和 protected属性，但要使用private属性仍需通过调用。 子类的方法可以重写，但必须和父类的返回值类
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  • hadoop伪分布式搭建 林鹤霄 hadoop
    要修改4个文件    1: vim hadoop-env.sh  第九行    2: vim core-site.xml            <configuration>     &n
  • gdb调试命令 aigo gdb
    原文：http://blog.csdn.net/hanchaoman/article/details/5517362   一、GDB常用命令简介   r run 运行.程序还没有运行前使用 c             cuntinue 
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    public class Client { public static void main(String[] args) { Client c=new Client(); c.receiveMessage(); } public void receiveMessage(){ Socket s=null; BufferedRea
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    多线程和同步 : 如进程、线程同步，可理解为进程或线程A和B一块配合，A执行到一定程度时要依靠B的某个结果，于是停下来，示意B运行；B依言执行，再将结果给A；A再继续操作。 所谓同步，就是在发出一个功能调用时，在没有得到结果之前，该调用就不返回，同时其它线程也不能调用这个方法   多线程和异步:多线程可以做不同的事情,涉及到线程通知     &
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按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他