FPGA学习---6.PLL 锁相环

六 PLL 锁相环

Phase-Locked Loop

PLL的完整英文拼写为Phase-Locked Loop。即相位锁定的环路，也就是我们常说的锁相环。锁相环在模拟电路和数字电路系统中均有广泛的使用，很多的MCU芯片如STM32、MSP430等都集成了片上PLL，用来通过片外较低频率的晶振产生的时钟倍频得到较高频率的时钟信号以供MCU的内核和片上外设使用。在很多的协议芯片中，也用到了PLL来通过较低频率的晶振时钟得到符合协议要求的时钟信号

Altera 不同系列的FPGA，提供了不同的特性的PLL，包括增强型（Enhanced）、快速型（Fast）、左右型（Left_Right）、顶底型（Top_Bottom）以及Cyclone各代所具备的PLL类型。以下为目前所有Altera FPGA系列器件对应支持的锁相环类型：可以看到，各种不同系列的器件，对应的PLL类型不同。因此，当我们选定一款FPGA器件之后，其对应的PLL类型也就确定了。对于同一个系列的FPGA器件，不同容量的FPGA芯片往往具有不同数量的PLL功能单元，例如对于Cyclone IV E系列的FPGA，小容量产品（如EP4CE10）具有两个PLL，而从EP4CE15开始，所有的FPGA器件则有4个PLL。

文件还是定到ip文件夹下

主要是带宽

输出信号的倍频，分频，相移，占空比

也可以输入想要的时钟，自动生成

需要了点，不需要就不用点了