quartus 时序约束之时钟约束基本步骤

约束步骤：

1. 在quartus ii软件中点击tools–timequest timing analyzer；

2. 在timequest timing analyzer种 点击netlist–create timing netlist；

左边的input netlist：post-fit更接近物理结果（有优化），post-map更接近原型（没有优化）。同时，创建一个post-map网表耗时较少，对于一般的应用，用post-map即可。 

右边的delay model：slow指timequest分析很糟糕的情况，比如FPGA工作在环境很差的情况下的模型，fast指timequest分析FPGA工作在正常的环境下，更接近实际的一种情况。Zero IC delays会无视一些网标基本单位的延迟。

如何选择？

在时序要求比较严格且更接近实际运行环境下时，会选择post-fit和slow-corner，如果都满足时序要求，那么设计会更可靠。而一般的情况只需要选择post-map即可，运行会比较快。其次，在netlist-->create timing netlist可以自由选择，而test窗口中的create_timing_netlist会默认post-fit和slow-corner。

3. 点击constraints-->creat clock，对时钟进行约束，-->run；

4. 点击constraints–write sdc file ，-->OK；

5. 添加.sdc文件，点击主菜单assignment–setting–timequest timing analyzer；

6. 点击test-->report clock，就可以看到已经约束的时钟。

注意：变更为clock约束后，需要重新更新时序网表，才能进行分析。

7. 时序分析，点击test-->report all summaries以及report top failling paths可以看到时钟是否的slack是否满足要求，以及每条路径的时钟的数据传输时间。可以看之后的博文：

quartus 时序约束分析1----乘法器_weixin_41155462的博客-CSDN博客

同时可以参考01_时序约束交流【汇总贴】专题分享明德扬论坛 - Powered by Discuz! (fpgabbs.cn)。主要有写基础的时序操作问题讲解。