pcie RX lane margining

  什么是lane margining      

        随着带宽的增加 特别是在PCIE 4.0以后，带宽增加到了16GT/s，设计者对掌握整体链路运行情况的需求大大增加了，系统设计者需要知道在他们的设计中实际有信号余量，以便在考虑信道损失限制的同时，完全挤出16GT/s的性能。

        因此在PCIE 4.0 协议给出了标准化的，并强制要求它用于支持16GT/s及以上的端口RX lane margining特性。该特性运行在pcie RX端的L0 power state。

        RX lane margining允许在PCIe设备上有效地评估系统的margin，而不需要任何额外的设置和硬件开销。

        PCIe控制器从PHY接收器获取margin信息，此时pcie运行在16GT/s的数据速率下，同时处在L0 link state下。通过使用lane margin控制和错误报告功能，控制器通过评估接收机眼宽度（时间）和眼高度（信号振幅-电压）来确定系统的每个PCIe lane的margin。这允许在PCIe设备上有效地评估系统的margin，而不需要任何额外的设置。

lane margining的实现

        PCIe 4.0规范为每个lane定义了两个寄存器，以在RX端实现lane margin：在每个端口中都有Lane Margin Control Register and Lane Margin Status Register。Lane Margin Control Register可以控制负责移动采样点的命令，然后使用Lane Margin Status Register读取响应。移动采样点的命令将在Control SKP OS(orderd sets)中发送,如图1 (a)所示，而对于PIPE接口，该命令不是通过SKP OS，而是在P2M/M2P消息总线接口上发送（图1(b)中的消息总线Reg）。PCIe规范为lane margin定义了high-level commands，而PIPE 5.1规范引入了一个表，并将这些命令映射到一系列消息总线命令，使lane margin变得更容易。

         lane margin特性在PHY和controller中的实际实现都是各不相同的。一些设计利用PHY中的数据或错误样本来评估信号眼图的信息，而另一些设计可能选择通过向数据中注入适当数量的jitter来stress(压测？)眼图。controller也可以由PHY提供的数据对margin进行不同的评估。控制器可以对不同级别的数据收集粒度使用不同的偏移量、电压和timing steps。此外，在退出margin评估之前，可以设置不同的位容错。

        参考图2中的一个例子，可以通过移动PHY中的数据或错误样本位置来进行错误扫描来实现lane margining。从接收眼图的样本位置开始，以增量步进，可以向右和向左扫描眼图宽度，以检查最小眼宽margin。可选地，可以从样本位置扫描到顶部和底部，以获得最小眼图高度margin。控制器使用来自PHY的margin信息，识别系统中故障发生的位置，并确定lane margin。图2显示了一个16GT/s PCIe 4.0的接收眼图处于最佳位置，有充足的信号margin，超过最小眼宽和眼高的要求。

 图2 RX 接收信号眼图

总结

        当数据速率从PCIe 3.0s 8GT/s到PCIe 4.0s 16GT/s的数据速率加倍时，性能变化和信号完整性退化变得更大。此外，PCB制造和环境差异会导致信道损耗、串扰和信道不连续的增加，从而增加系统噪声、抖动性能恶化和眼图闭合。PCI Express 4.0规范中提供的lane margining特性将帮助系统设计人员通过使用PCIe 4.0 PHY和控制器解决方案获取lane margin信息，在设计和生产周期的早期评估其设计的性能变化容忍度。这允许系统设计者提供一个更健壮的系统，并更好地满足他们的上市时间目标。

        lane margining会在PCIE5.0和PCIE 6.0中继续使用，虽然PCIE6.0采用了不同的线路编码，从NRZ编码升级到PAM4编码编码。

参考资料

PCI Express 4.0 Lane Margining | DesignWare IP | Synopsys

Pushing to the Limits: Understanding Lane Margining for PCIe® | PCI-SIG

Demystifying PCIe Lane Margining Technology | ChipEstimate.com