时钟电路-负载电容和电阻计算

一,原理及分类

1.时钟分类

1.1. 逻辑电路主时钟     

手机电路一般为VC-TCXO

IC内部通过PLL倍频，使得输出信号的频率为主时钟的整数倍

1.2 实时时钟RTC    一般为32.768Khz

a.保持手机中时间的准确性和连续性，确保在关机时依旧可以计时。

b.在待机状态下，可以作为一些逻辑电路的临时时钟（使用频率更低的RTC代替主时钟），降低休眠时的动态功耗。

主：TTL电路为电流驱动，不论是高电平还是低电平都需要一定的电流驱动，因此存在静态功耗；COMS电路为电压驱动型，静态时几乎没有功耗，但门电路输出电平切换时，都要经历从高-->低或从低-->高的过程，因此要经历饱和->线性->截止的过程，或者经历截止->线性->饱和的过程，即管子必须经历线性区，必然产生额外的功耗，随着频率的上升，COMS逻辑门电路的动态功耗将显著增加。这就是休眠时为什么用慢时钟代替快时钟的原因。

2.震荡电路的学习路径

2.1 RC震荡

移相式

文式电桥式

主要应用：低频电子线路

2.2 LC震荡

变压器式

三点式

2.3晶体震荡电路  Clapp Colpitts

三点式震荡电路中的电感用石英晶体代替

3.负载电容--计算外接电容

计算公式：晶振的负载电容

CL=[(Cd*Cg)/(Cd Cg)] Cic 

△C式中Cd，Cg为分别接在晶振c

Cic（集成电路内部电容）

 △C（PCB上电容）一般为3至5pf。

http://www.onlyhw.com/crystal_load-capacitance/

4.是否需要并联电阻

此电阻为反馈电阻，具体看使用IC的Datasheet，一般IC已经集成了此电阻，因此不需要外接电阻，但IC没集成，就需外面加入。

当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.

二.实际应用

计算公式：晶振的负载电容

CL=[(Cd*Cg)/(Cd Cg)] Cic 

△C式中Cd，Cg为分别接在晶振c

Cic（集成电路内部电容）

 △C（PCB上电容）一般为3至5pf。

上式中Cd=Cg,实际的△C+Cic一般也就1-2pF.比如CL要求10pF,那么并联两个18pF的负载电容基本满足要求。

CSR8670C蓝牙项目中，选用了一款26Mhz的晶体，晶体要求9pF的负载电容，工程师实际选用了10pF的电容（很明显是对上式理解不够），结果导致蓝牙总是连接不上，最后软件将频偏参数设置到最小-63勉强连接，我在实际测量频偏时发现及时调整到最小，也还是有固定的频偏，如按公式计算，需要调整到-107才可以，很明显软件是调整不过来，所以需要动硬件修改，查阅原理图如下：

再查对应的晶体对负载要求：

计算大概需要18pF的电容，拆掉原晶体，焊接了最接近的15pF(没有18的，15都是从坏板子上拆的)。发现频偏更大了。那么应该减少负载电容才符合逻辑，因此干脆拆掉了负载电容（很担心它会不启振），拆掉之后工作正常，而且频偏可通过软件调整（实际是以2441MHz调试，在设置为-46时，不超过+-1Khz,要求是+-10KHz）。再次查阅IC datasheet,发现如下罪魁祸首。

原来它内部集成了9pF的负载电容，不需要外部另加。

至此，此问题解决，该产品也再没出现连不上蓝牙的问题。