XILINX Ultrascale+ FPGA学习——问题总结

FIFO 无法读出数据

FIFO IP核 读出数据乱了，或者读不出数据
1、检查读写时钟，读写时钟一定要是周期变化的信号。
2、检查读写使能信号是否正确。
3、检查复位信号RST，是否与写时钟信号同步，不同步需要拍2拍进行同步。
如果时钟信号和使能信号都没有问题，那么问题一般出在RST信号上。

生成BD文件的时候报错

ERROR: [Common 17-161] Invalid option value '' specified for 'object'.
ERROR: [BD 41-1273] Error running propagate TCL procedure: ERROR: [Common 17-161] Invalid option value '' specified for 'object'.
    ::xilinx.com_ip_ila_6.2::propagate Line 95
ERROR: [Common 17-161] Invalid option value '' specified for 'object'.
ERROR: [BD 41-1273] Error running propagate TCL procedure: ERROR: [Common 17-161] Invalid option value '' specified for 'object'.
    ::xilinx.com_ip_ila_6.2::propagate Line 95

解决办法reset BD文件输出。

然后重新生成BD文件。
错误仍然不能避免，则删除全部ILA模块重新添加。

ILA的probe未连接会导致该问题。

vitis SDK 报 multiple definition of `xxxx’;

这个问题是C中头文件重复定义，使用宏定义包括头文件能解决一部分。

	#ifndef XXX_H_
	#define XXX_H_
	#endif

如果仍然报错，需要将变量定义在.C文件中，而在头文件中使用extern关键词进行重新定义。如在.h文件中定义变量a

	extern int a

在.C文件中定义

	int a

该问题原因与vitis版本有关，低版本的vitis可以编译通过。主要是因为C中变量都应该在.C文件申明，直接在.h中定义不符合这一规则。

将FPGA配置成client时，网口连接不上

使用米联客的程序来测试网口，发现无论如何都连接不上，后来发现需要先将PC配置成TCP server，然后再运行vitis里面的程序，这样才能连接。

仿真AXI接口时，vaild信号老是低电平

仿真AXI接口可以添加一个带AXI接口的BRAM来进行仿真。这样AXI接口就可以正确仿真。

使用AXI接口与PS端数据交互，内存数据不对

检查地址是否正确，包括地址的位数。

[DRC REQP-1921] ISERDESE3_D_input_single_fanout: ISERDESE3 …ISERDESE3_inst D pin cannot be driven by an IO …that also drives to fabric

使用IBUG或者相关的寄存器来驱动ISERDESE3时，只能直接接到ISERDESE3 D口，不能驱动其他寄存器。如果使用IDELAY原语就可以同时驱动其他寄存器。

使用vivodo仿真时，报cannot find port ‘xxxx’ on this module

在BD文件中添加了一个IO口后怎么样都无法进行仿真，重新generate output Products，重启软件都不行。
使用TCL命令 reset project，然后generate output Products时使用OUT of context per Block Design之后成功运行仿真

ILA 无法显示波形

按下面来排除错误
1、ILA时钟是否运行，这是新手常见问题，换成系统时钟试试。
2、ILA是否被实例化，可以在综合后看看
如果还是无法显示，降低JTAG的频率，操作如下：
Open Target ->Open new Target；
显示下面界面

在Next->Next后选择JTAG频率，将频率降低。

[Vivado 12-3280] Incremental checkpoint file

工程文件另存后出现的问题，在工程设置将图中红色圈出来的部分设置为Not set。然后再运行综合就不会报错。

综合完成后，再将其设置为Automatically selected checkpoint

[Labtools 27-1429] XML parser encountered a problem in file : Unexpected end of message

删除报错的xml文件，然后重新打开vivado就行了

[VRFC 10-2063] Module not found while processing module instance

试了一下这个方法，并不成功，然后将simulator language修改为verilog，重现生成文件，然后再仿真就成功了

使用BD后，一个小的模块都需要综合很久，综合卡住，综合时间长

关掉360等杀毒软件问题解决