数字后端面试问答No.13-15(每日三问)
数字后端面试问答No.13-15(每日三问)
文章右侧广告为官方硬广告，与吾爱IC社区无关，用户勿点。点击进去后出现任何损失与社区无关。
今天继续更新数字后端设计实现三道笔试面试题。第一道题要求针对电路结构写设计约束，这是编写 CTS 约束文件的基础（guide tool how to build clock tree）。第二道题则是 timing 相关的题目，作为一个合格的数字后端工程师，必须懂时序，而不仅仅是跑 flow。第三道题是工具计算 delay 的基础概念题。吾爱 IC 社区秉承 “越分享越有价值” 的理念，会一如既然分享更多有价值的干货。所以还没有关注的朋友，可以马上关注了（想进微信技术交流群的朋友，可以先加小编微信，邀请入群）。
1.As shown in the folling figure,C1 and C2 are real clocks from outside of the block ,they are sent through the clock port “CLK”.C1 is 1GHz and C2 is 500MHz. GC1 and GC2 are generated clocks from C1 and C2 respectively,and both of them are divided by 3. Please write the SDC for C1,C2,GC1 and GC2.
alias cc “create_clock”
alias cgc “create_generated_clock”
cc -name C1 -period 1000 [get_ports CLK]
cc -name C2 -period 2000 [get_ports CLK] -add
cgc -name GC1 -divide_by 3 -source [get_ports CLK] -master_clock C1 [get_pins FF2/Q]
cgc -name GC2 -divide_by 3 -source [get_ports CLK] -master_clock C2 [get_pins FF2/Q] -add
set_clock_group -logically_exclusive -group C1 -group C2
set_clock_group -physically_exclusive -group GC1 -group GC2
关于 Physically_exclusive 和 logically_exclusive 的区别，可以结合之前推送的文章进行阅读。
数字后端面试问题 No.7-9(每日三问)
- In the following figure, there is a clock divider in launch flip-flop FF1 clock path.Please write constraint for the circuit.
这是一个典型从快速时钟 CLK_1 到慢速时钟 CLK_2 的同步电路。
alias smcp “set_multicycle_path”
smcp 2 -setup -from [get_clocks clk_2] -to [get_clocks clk_1] -start
smcp 1 -hold -from [get_clocks clk_2] -to [get_clocks clk_1] -start
波形很简单，大家自己画（什么时候用 - start，什么时候用 - end，需要各位搞清楚）。不会画的请查看吾爱 IC 社区之前推送的文章
深入浅出讲透 set_multicycle_path，从此彻底掌握它
3.By being given the following wire load model,calculate the capacitance for fanout=5 and pin capacitance=4.
wire_load(“05x05”) {
resistance : 0 ;
capacitance : 1 ;
area ：0 ；
slope : 0.186
fanout_length(1,0.39)
}
net_length =0.39 +(5-1)*0.186 =1.134
net_capacitance=1.134*1=1.134
Total_capacitance= pin_capacitance+net_capacitance
=5*4 + 1.134
=21.134
这道题是计算 delay 的基础概念题。算出 RC 值后就可以估算出 delay。
相关文章推荐（不看保证后悔）
【机密】从此没有难做的 floorplan(数字后端设计实现 floorplan 篇)
数字后端面试问答 No.10-12（每日三问）
数字后端面试问题 No.7-9(每日三问)
听说 Latch 可以高效修 hold 违例（Timing borrowing 及其应用）
15 天零基础入门到精通 python - 最全的视频教程
数字后端面试问答 No.4-6（每日三问）
IR Drop 分析之 Redhawk 分析流程
CRPR 能补偿 crosstalk 吗？
原来电路最高工作频率是这么算出来的（STA 基础篇）
数字后端面试问答 No.1-3（每日三问）
秒杀数字后端实现中 clock gating 使能端 setup violation 问题
教你轻松调 DCT 和 ICC 之间 Timing 与 Congestion 的一致性
数字芯片设计实现中修复 setup 违例的方法汇总
数字 IC 设计中 ECO 的那些事，其实并不是事！
Scan chain reordering 怎么用你知道吗？
如何评价数字后端设计中 floorplan 的好坏？
数字后端实现时 congestion 比较严重，你 hold 得住吗？
数字后端实现 place 过程进阶
Final netlist release 前，你应该做好哪些工作?
基于 Physical Aware 的动态功耗优化实现方案
深入浅出讲透 set_multicycle_path，从此彻底掌握它
【大师必备】最全的数字 IC 设计经典书籍电子版下载
你与数字后端大神的差距在这里，快来瞧瞧！
数字后端实现时 congestion 比较严重，你 hold 得住吗？
时钟树综合（clock tree synthesis）基础篇
【福利】数字 IC 后端各种 Userguide 下载
好了，今天的内容分享就到这里。另外，因为公众号更改推送规则，小编分享的每篇干货不一定能及时推送给各位。为了避免错过精彩内容，请关注星标公众号，点击 “在看”，点赞并分享到朋友圈，让推送算法知道你是社区的老铁，这样就不会错过任何精彩内容了。
如果你想和小编有更进一步的沟通交流的机会，欢迎加入小编知识星球，让我们一起学习成长，共同进步。相信在这里能让你成就一个更完美的自己。
小编知识星球简介（如果你渴望进步，期望高薪，喜欢交流，欢迎加入 ****）：
在这里，目前已经规划并正着手做的事情：
-
ICC/ICC2 lab 的编写
-
基于 ARM CPU 的后端实现流程
-
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现
-
基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程
-
时钟树结构分析
-
低功耗设计实现
-
定期将项目中碰到的问题以案例的形式做技术分享
-
基于 90nm 项目案例实现教程（ICC 和 Innovus 配套教程）
-
数字 IC 行业百科全书
吾爱 IC 社区知识星球星主为公众号” 吾爱 IC 社区” 号主，从事数字 ic 后端设计实现工作近八年，拥有55nm,40nm,28nm,22nm,14nm等先进工艺节点成功流片经验，成功tapeout 过三十多颗芯片。
这里是一个数字 IC 设计实现高度垂直细分领域的知识社群，是数字 IC 设计实现领域中最大，最高端的知识交流和分享的社区，这里聚集了无数数字 ic 前端设计，后端实现，模拟 layout 工程师们。
在这里大家可以多建立连接，多交流，多拓展人脉圈，甚至可以组织线下活动。在这里你可以就数字 ic 后端设计实现领域的相关问题进行提问，也可以就职业发展规划问题进行咨询，也可以把困扰你的问题拿出来一起讨论交流。对于提问的问题尽量做到有问必答，如遇到不懂的，也会通过查阅资料或者请教专家来解答问题。在这里鼓励大家积极发表主题，提问，从而促进整个知识社群的良性循环。每个月小编会针对活跃用户进行打赏。
最重要的是在这里，能够借助这个知识社群，短期内实现年薪百万的梦想！不管你信不信，反正已经进来的朋友肯定是相信的！相遇是一种缘分，相识更是一种难能可贵的情分！如若有缘你我一定会相遇相识！知识星球二维码如下，可以扫描或者长按识别二维码进入。目前已经有 880 星球成员，感谢这880童鞋的支持！欢迎各位渴望进步，期望高薪的铁杆粉丝加入！终极目标是打造实现本知识星球全员年薪百万的宏伟目标。
欢迎关注 “吾爱 IC 社区”
微信号：ic-backend2018
https://mp.weixin.qq.com/s/uUUIx44OXqzJtl5H6sValA