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FPGA 时序约束 二 ：创建时钟和时钟不相关约束

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么，可以在综合以后，打开综合，然后在TCL 中输入命令：

report_clock_networks –name mynetwork  

FPGA 时序约束 二 ：创建时钟和时钟不相关约束_第1张图片

确定了主时钟，就可以对其创建时钟周期约束：

情形1：主时钟之间有明确的相位关系

-waveform不仅确定了时钟的占空比，也确定了时钟之间的相位关系。

（1）clka频率为200Mhz,等占空比。（初始化为1，waveform不是从0开始）

（2）clkb频率为100Mhz,占空比为40:60。

（3）clkc频率为200Mhz,等占空比,时钟抖动为120ps。

下面这些指令，可以在tools --- language templates  ---- XDC   里面对应查找


create_clock -name -period [get_ports ]

create_clock -period 8 -name i_x1_sys_clkp0  [get_ports i_x1_sys_clkp0]


          FPGA 时序约束 二 ：创建时钟和时钟不相关约束_第2张图片
           

 

情形2：主时钟之间为异步关系

主时钟之间如果是异步关系，则需要通过set_clock_groups命令明确指定。

set_clock_groups -asynchronous -group -group

如果两个主时钟还通过MMCM或PLL生成了其他时钟，若这两个主时钟为异步关系，则它们的生成时钟也为异步关系。

set_clock_groups -asynchronous -group -group

创建两个时钟不相关

set_clock_groups -asynchronous -group i_x1_sys_clkp0 -group i_x4_sys_clkp0 

创建两个时钟不相关，其生产时钟也不相关

set_clock_groups -asynchronous -group [get_clocks  i_x1_sys_clkp0 -include_generated_clocks] -group  [get_clocks i_x4_sys_clkp0 -include_generated_clocks] 

FPGA 时序约束 二 ：创建时钟和时钟不相关约束_第3张图片

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