Verilog HDL 语言笔记

目录

一.基本语法

1.模块的结构

1.模块声明

2.端口定义

3.数据类型说明

4.逻辑功能描述

2.语言要素及数据类型

2.1语言要素

2.2 常量

2.3 变量和数据类型

2.4 参数

2.5 向量

2.6 存储器

2.7 运算符

3. 基本语句

二. 描述方式与层级设计

1.1 结构描述方式

1.2行为描述方式

1.3 数据流描述方式

1.4 混合描述方式

2.1 进程

3.1 层次设计

三. 组合逻辑电路设计

3.1 编码器和译码器

3.2 数据选择器

3.3加法器

1.1 半加器

1.2 全加器

1.3级联加法器

1.4超前进位加法器

3.4 乘法器

1.1移位相加乘法器

1.2并行乘法器

3.5 其他组合逻辑电路

四. 时序逻辑电路设计

4.1触发器

1.1RS触发器

1.2JK触发器

1.3D触发器

1.4T触发器

4.2 锁存器和寄存器

4.2.1 锁存器

4.2.2 寄存器

4.3 移位寄存器

4.4 分频器

4.5 计数器

1.1同步计数器

1.2异步计数器

1.3 加减计数器

4.6 其他时序逻辑电路

五. 有限状态机的设计

5.1 有限状态机概述

1.1状态机的分类

1.2有限状态机的状态转换图

1.3设计流程

5.2有限状态机的设计要点

1.1有限状态机的编码规则：

1.2 起始状态的选择

1.3状态编码