华为2019数字芯片设计笔试题目与解析（单选第四部分）

31.乒乓buffer可以提高系统的数据吞吐量，提高系统的处理并行度（）

【A】正确

【B】错误

解析：使用乒乓Buffer的主要作用是使用多个低速的数据预处理模块处理高速的输入数据流。这样做可以提高系统的数据吞吐量（如果不使用乒乓的话数据预处理模块会成为设计中限制系统数据吞吐量的瓶颈），同时增加了数据缓冲延迟。另一个解释：所谓乒乓buffer，也就是定义两个buffer，当有数据进来的时候，负责写入buffer的进程就寻找第一个没有被占用而且可写的buffer，进行写入，写好之后，将占用flag释放，同时设置一个flag提示此buffer已经可读，然后再接下去找另外一个可写的buffer，写入新的数据。而读入的进程也是一直对buffer状态进行检测，一旦发现没有被占用，而且已经可以被读，就把这个buffer的数据取出来，然后标志为可写，所以A选项正确；

原文地址：http://blog.csdn.net/feixiang_john/article/details/8237160

正确答案：A

32.组合逻辑电路的逻辑冒险现象是由于（）引起的

【A】电路有多个输出

【B】逻辑门类型不同

【C】电路未达到最简

【D】电路中存在延时

解析：竞争冒险产生的原因 （1）门电路的传输延迟时间有差异。在门电路中，信号从一个电平向相反方向跳变时，并不是突变的。由于上升（或下降）时间的存在，可能产生竞争冒险。在TTL系列的集成电路中，一般门电路的延迟时间在15ns左右；在4000系列集成电路中，一般门电路的延迟时间为100ns左右； （2）输入信号经过的传输路径或门不同，造成到达输出级的时间有先有后，使同一个输入信号的变化通过多条途径传输，并再次在某个门电路汇合（收敛）时，变化先后导致输出产生的额外“毛刺”，所以D选项正确。

正确答案：D

33.下面不属于时钟基本要素的是（）

【A】clock tree

【B】skew

【C】clock period

【D】duty cycle（占空比）

解析：时钟的时序特性主要分为时钟周期( clock period)、时钟占空比( clock duty cycle)、时钟转换时间（clock transition time)、时钟延迟（clock latency)、时钟偏斜(clock skew)和时钟抖动(clock jitter)。clock tree是时钟树，在数字后端需要进行时钟树综合，不是时钟的属性，所以得到A选项错误。

正确答案：A

34.从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；对于用OR Gate或者NOR Gate实现的门控时钟，控制信号只能在时钟的高电平处跳变（）

【A】正确

【B】错误

解析：门控时钟是低功耗设计重要的手段之一，最基本的结构是使用与门结构的门控时钟，如下图一所示。所以此时的控制信号只能在低电平出跳变，否则会产生毛刺，如图二所示。相反的，对于用OR Gate或者NOR Gate实现的门控时钟，控制信号只能在时钟的高电平处跳变。因为直接使用与门结构会带来毛刺的问题，所以使用锁存器+与门的结构是一种常见的解决方案，综上分析A选项正确。

图一：与门结构的门控时钟

    图二：EN信号在高电平处跳变产生毛刺  

正确答案：A

35.假设一个3bit计数器（计数范围0~6）工作在36MHz时钟域下，要把此计数器的值传递到另一异步100MHz时钟域，以下方式不正确的是（）

【A】锁存+握手信号

【B】使用DMUX电路

【C】使用格雷码

【D】使用异步FIFO

解析：如上图所示，两个时域之间通过请求和应答信号线进行握手，时域A发送请求发送数据信号req，同时是准备好数据；时域B接收到时域A发送的请求信号后，回应一个应答信号ack，同时将数据接收进行寄存；时域A接收到应答信号后重新发送请求信号req，进行第二个数据传输，依次直到完成时域A数据发送完成。但是要注意程序设计，不正确的程序设计将会发生数据漏取（快时域到慢时域）或者插入数据（慢时域到快时域），所以A选项正确。

DMUX同步器：对于多bit的data信号，还可以使用使能技术，也就是通过一个使能信号来判断data信号是否已经稳定，当使能信号有效的时候说明data处于稳定状态，在这种情况下终点寄存器才对信号进行采样，可以保证没有setup/hold违例。而使能信号一般使用double FF的方法来进行同步。下面是DMUX的同步示意图，所以B选项正确；

图片来自博客园博主ID：love小酒窝  

格雷码的应用问题，也许会想到能不能先把数据变成格雷码，然后再通过双D触发器同步过去呢？如果计数器计数0到7，那么是可以的，因为相邻两个数都是只有一位不同；但是如果计数0到6，那么从计数6（格雷码为101）到计数0（格雷码为000），格雷码有两位不同，这个时候就不能再用双触发器的方法了。所以C选项错误。

无论是快到慢，还是慢到快，FIFO通吃。FIFO的设计需要注意FIFO空满信号产生问题、格雷码的应用问题、深度选择问题等，所以D选项正确。

正确选项：C

36.下面有关SRAM和DRAM的叙述，正确的有（）

【A】DRAM比SRAM速度快

【B】DRAM不要刷新，SRAM需要刷新

【C】DRAM比SRAM成本高

【D】DRAM存储单元的结构比SRAM简单

解析：图三是现代计算机典型的存储体系结构，从图中我们发现SRAM的速度比DRAM快，A选项错误；DRAM使用的是一个晶体管和一个电容结构（1T1C）存储单元需要每隔一段时间来刷新一次数据，SRAM使用的６个晶体管（６T）结构，不需要刷新数据，因此B选项错误，D选项正确；DRAM的成本比SRAM的成本低，C选项错误。

图三典型的现代计算机存储体系结构  

正确选项：Ｄ

37.以下触发器不是按功能分类的是（）

【A】JK触发器

【B】边沿触发器

【C】RS触发器

【D】D触发器

解析：觖发器按逻辑功能分类:RS触发器、JK触发器、D触发器、T触发器、T/触发器，所以B选项错误。（可以参考公众号下华为2019数字芯片岗笔试解析单选第二部分最后一题，对于触发器的分类有详细解析）

正确选项：B

38.时钟的占空比指的是（）

【A】时钟的变化范围

【B】低脉冲的持续时间与脉冲总周期的比值

【C】时钟的变化速度

【D】高脉冲的持续时间与脉冲总周期的比值

解析：工作周期（英语：Duty Ratio，Duty Cycle）是频射、微波电路、低频交流和直流电流等多个领域的一个概念，表示在一个周期内，工作时间与总时间的比值，有多个具体定义方式。脉冲信号高电平持续的时间（称为脉冲宽度）与脉冲周期的比值，称为脉冲的工作周期，所以D选项正确。

正确选项：Ｄ

39.在异步FIFO设计中，满信号由读时钟产生，空信号由写时钟产生（）【A】正确【B】错误

解析：下面这张图是典型的异步FIFO的架构框图，从标注处，可以看出满信号是在写时钟域产生，空信号是在读时钟产生。异步FIFO几乎涵盖了Clock-Domain Crossing (CDC)跨时钟域的全部知识，所以手写异步FIFO代码也是一项基本功。

正确选项：Ｂ

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