Vivado 生成edif的方法

1. 打开工程的综合文件

2. 生成网表文件
在tcl_console中，输入tcl指令
如果不含Xilinx IP文件则用如下指令：
write_edif 路径/文件名.edf
如果含Xilinx IP 文件则用如下指令：
write_edif -security_mode all路径/文件名.edf
注意：路径分隔符为/，不是\。
3. 生成空壳引脚描述文件
write_verilog -mode synth_stub 路径/文件名.v
注意：路径分隔符为/，不是\。

下图是生成的edif文件和空壳引脚描述文件

4. 新建一个工程，将上述生成的edif文件和verilog文件添加到工程中。再生成一个顶层文件，在顶层文件中例化封装好的模块。


上图是top顶层文件。

上图是空壳引脚描述文件。
注意：文件名要和module名字一致。
亲测能够综合成功！！！
如果新建工程中的顶层文件是vhdl语言，那么不需要添加空壳引脚描述文件，只需要添加edf文件，即可综合和成功。如果是verilog语言文件，那么必须要有空壳引脚描述文件，否则综合无法成功。