vivado

Vivado使用误区与进阶【1.0】

面向Vivado®的UltraFAST方法学的主体是UG949文档，配合相应的Checklist，随Vivado版本同时更新，用户可以在Xilinx的主页上免费下载。

BinaryStarXin·2025-06-28 20:59

VIVADO导出仿真数据到MATLAB中进行分析

VIVADO导出仿真数据到MATLAB中进行分析目录前言一、导出仿真数据需要编写的RTL代码二、MATLAB读入txt文件中的数据三、需要注意的点总结前言在使用XilinxVivado进行FPGA开发时

FPGA与信号处理·2025-06-25 16:14

[Labtoolstcl 44-513] HW Target shutdown. Closing target: localhost:3121/xilinx_tcf/Digilent/21025113

工具有问题，将vivado工具关闭，重新打开，然后再打开工程，重新编译。

hahaha6016·2025-06-25 04:53

FPGA基础 -- Verilog 禁止语句

结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓“禁止语句”（或说非综合语句），是指不能被综合工具（如Vivado

·2025-06-20 08:25

ZYNQ笔记（二十）：Clocking Wizard 动态配置

版本：Vivado2020.2（Vitis）任务：ZYNQPS端通过AXI4Lite接口配置ClockingWizardIP核输出时钟频率目录一、介绍二、寄存器定义三、配置四、PS端代码一、介绍Xilinx

W以至千里·2025-06-16 09:32

实验一：数据选择器实验

学习使用Vivado进行逻辑设计的基本流程。学习使用Nexys4FPGA硬件开发板，了解开发板主要的外围接口。了解设计源代码与仿真代码的区别。实验内容原理

俺不是西瓜太郎´•ﻌ•`·2025-06-12 19:45

USB转JTAG、USB转I2C、USB转SPI、USB转RS121/RS422/RS485芯片调试笔记

1.1测试环境1.1.1整体环境介绍测试环境说明板卡：pcie403板卡主控芯片：Xilinxxcvu13p-fhgb2104-2调试软件：Vivado2018.3代码环境：Vscodeutf-8测试工程

vx：module1066·2025-05-27 23:44

通过vivado HLS设计一个FIR低通滤波器

目录1.FIR参数确定2.FIR系数计算3.C/C++代码实现4.VivadoHLS项目创建与配置4.1在VivadoHLS中创建新项目并配置4.2在VivadoHLS中执行C仿真4.3执行C综合以将C

fpga和matlab·2025-05-26 19:51

vivadoHLS优化

//HLS数据类型：ap_fixed--------------------------------------------------------------------------（优化）Directive（函数/类->变量/对象）InsertDirective（优化措施ug902->designoptimization）Directive:DATA_PACK对结构体打包:INTERFACE对

ailao4622·2025-05-23 11:01

【FPGA教程案例2】基于vivado核的NCO正弦余弦发生器设计与实现

-----------------------------------------------本课程成果预览目录1.软件版本2.本算法理论知识3.核心代码4.操作步骤与仿真结论5.参考文献1.软件版本vivado2019.22

fpga和matlab·2025-05-23 10:52

Vivado程序固化到Flash

在使用Vivado固化程序时，通常有两种文件格式可以

白码王子小张·2025-05-22 06:55

vivado ROM ip核的使用

ROM介绍ROM代表只读存储器（Read-OnlyMemory），是一种电子存储设备，用于存储计算机系统启动程序、固件、操作系统和其他重要数据，比如说电脑中使用的磁盘。与随机存储器（RAM）不同，ROM存储的数据一旦写入后断电后不会丢失，RAM断电后数据直接丢失，因此ROM也被称为非易失性存储器（Non-VolatileMemory）。FPGA中是有一定的存储资源,常见就是BRAM,本实验通过调用

明天冰雪封山·2025-05-22 05:22

小白入门FPGA设计，如何快速学习？

什么“时序逻辑”“Verilog”“Vivado”，仿佛一夜之间掉进了电子黑魔法的深坑。但真相是——FPGA，其实没有你想得那么难。只是你需要一套适合小白体质的学习方法，走对第一步，就能少走很多弯路。

IC与FPGA设计·2025-05-21 15:47

Vivado仿真波形不显示怎么解决？

求助各位大佬，在使用vivado仿真测试时，部分信号有数据，但是无法显示具体波形，只有几个点（如下图所示），请问一下是什么原因、该如何解决？

Dreamboat_Soc·2025-05-21 15:47

UDP--DDR--SFP,FPGA实现之ddr axi读写驱动模块

ddraxi读写驱动模块实现介绍该模块主要功能为：接收数据读写op指令，将其转换为AXI4总线形式其逻辑较为简单，而关于AXI4的时序，建议读者使用vivado封装两个AXI4的ip核，一个主机，一个从机

爱学习的张哥·2025-05-19 04:17

AMD Vivado™ 设计套件生成加密比特流和加密密钥

概括重要提示：有关使用AMDVivado™DesignSuite2016.4及更早版本进行eFUSE编程的重要更新，请参阅AMD设计咨询68832。

芯眼·2025-05-18 13:10

2023 ASIC FPGA IP RTL & License （Diamond / Libero SOC）

FPGA系列：IntelAlteraFPGA（Quartus）ADMXILINXFPGA（Vivado&ISE）LatticeFPGA（Diamond）Microchip（LiberoSOC）ASIC系列

Jerry_Wei_2020·2025-05-16 15:09

Vivado中可新建的工程类型解析

以下是Vivado中可新建的工程类型解析，按用途和场景分类说明：1.RTLProject（RTL工程）用途：从零开始基于RTL代码（Verilog/VHDL）设计FPGA逻辑，覆盖完整开发流程。

漂洋过海的鱼儿·2025-05-16 03:42

FPGA：Xilinx Kintex 7实现DDR3 SDRAM读写

在XilinxKintex7系列FPGA上实现对DDR3SDRAM的读写，主要依赖Xilinx提供的MemoryInterfaceGenerator(MIG)IP核，结合Vivado设计流程。

InnoLink_1024·2025-05-15 12:27

FPGA： Xilinx Kintex 7实现PCIe接口

FPGA上实现PCIe（PeripheralComponentInterconnectExpress）接口，通常使用Xilinx提供的7SeriesIntegratedBlockforPCIeIP核，结合Vivado

InnoLink_1024·2025-05-15 11:23

vivado的license

INCREMENTVIVADO_HLSxilinxd2037.05permanentuncountedAF3E86892AA2VENDOR_STRING=License_Type:BoughtHOSTID

Dr-加菲·2025-05-14 20:36

artix 7 FPGA上电启动速度慢的解决办法

打开VIVADO,点击opensynthesizedDesign:第二步，右击Generatebitstream,点击bitstreamsettings点击configureadditionalbitstreamsettings

我是苹果，不是香蕉·2025-05-10 22:22

学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （十二）Verilog程序设计举例 | 2023.11.6/星期一/天气晴

开发文章目录系列文章目录摘要一、设计思路二、创建Verilog源文件三、编写Verilog源程序或门模块my_or2.v半加器模块h_adder.v全加器模块f_adder.v四、仿真五、查看RTL分析摘要在上一次的学习内容《Vivado

杨肉师傅·2025-05-10 15:39

62_ZYNQ7020开发板_SD/QSPI实现Vivado的PL端程序和SDK程序同时运行

一米八零的昊哥·2025-05-09 17:35

ZYNQ使用petalinux方式移植linux

开发工具：vivado2017.1(Windows11下)+petalinux2017.1(Linux下)更新apt-getsudoapt-getupd

工匠Sola·2025-05-04 05:13

ZYNQ 基于OCM实现AMP双核petalinux开发流程

一，基本开发流程1，软件平台：Windows64位环境下，Vivado2017.04版本+SDK2017.04版本，Linux环境下（Ubuntu16.04），Petalinux2017.04版本，ZYNQ7z10clg400

寒听雪落·2025-05-04 05:13

Vivado 的XDC设置输出延时

Vivado的XDC设置输出延时Q1Vivado的XDC设置输出延时，用于输出伴随时钟和数据的，数据是由系统时钟125M驱动，伴随时钟是由125M经过Pll相位移动-90度。

BinaryStarXin·2025-04-30 12:56

xilinx 芯片使用vivado导出pindelay文件——FPGA学习笔记24

1、创建一个空的工程2、在TCL命令窗输入link_design-partxc7a35tfgg484-2（芯片型号）回车3、输入write_csvxc7a35tfgg484-2(文件类型和文件名字)回车，导出文件在该目录下4、导出文件

无尽的苍穹·2025-04-30 12:56

FPGA车牌识别

先用matlab对原理进行仿真，后用vivado和modelsim进行设计和仿真。

超能力MAX·2025-04-29 23:22

24小时FPGA数字时钟设计与实现

通过使用XilinxVivado2019.1工具和NEXYS4开发板，展示了从Verilog或VHDL代码编写到时钟逻辑在FPGA上的实现过程。

西域情歌·2025-04-29 14:13

[FPGA基础] AXIS篇

本文档详细介绍AXI4-Stream协议的使用，涵盖协议概述、信号描述、设计流程、Vivado相关IP核及示例

S＆Z3463·2025-04-27 20:05

vivado文本编辑器设置

以notepad++为例vivado->settings->TextEditor->CustomEditorpath/notepad++.exe[filename]-n[linenumber

S＆Z3463·2025-04-27 20:35

VERILOG 代码加密

Xilinx软件Vivado可以对verilog或VHDL代码进行加密加密方式采用RSA加密方式！

S＆Z3463·2025-04-27 20:35

时序约束记录

然后vivadoP&R工具通过吃上述netlist、XDC出pin脚约束、fdc时序约束三个约束来完成P&R的布局布线任务。2、.fdc约束文件中标记的含义：c：代表clkn：代表netp：代

内有小猪卖·2025-04-25 00:03

【FPGA开发】Vivado开发中的LUTRAM占用LUT资源吗

LUTRAM在Vivado资源报告中的解释LUTRAM的本质与实现原理：LUTRAM不是一种独立的物理资源，而是LUT（Look-UpTable）的一种特殊使用方式。

kanhao100·2025-04-23 12:00

在pzp203上运行ad9361 no-os工程

0.环境-pzp203-ubuntu18+vivado2018pzp203是一款plutosdr的国产兼容版。出厂默认是基于linux系统的，用libiio调用。软硬件兼容adalm-pluto。

qq_27158179·2025-04-20 23:52

纯FPGA实现驱动AD9361配置的思路和实现之一概述

比如ZEDBOARD+FMCS3的官方DEMO，ADI官方提供了基于这套硬件组合的VIVADO项目以

2202_75442154·2025-04-20 23:49

全版本Vivado与Vitis安装终极指南：从零到精通的系统化实践

PGA开发环境的基石构建在数字逻辑设计的星辰大海中，Vivado与Vitas如同双星系统，承载着FPGA开发的全流程使命。

芯作者·2025-04-20 04:51

基于FPGA的数字钟设计Verilog代码VIVADO仿真

名称：基于FPGA的数字钟设计Verilog代码VIVADO仿真（文末获取）软件：VIVADO语言：Verilog代码功能：数字钟设计仿真clk_div模块Testbench仿真图x8seg模块Testbench

hudezaiwu·2025-04-11 14:23

实战篇-梳理时钟树

二、使用步骤1.引入库2.读入数据总结前言这是B站傅里叶的猫视频的笔记一、建立工程以Vivado的wave_gen为例子。

知行合一←_←·2025-04-10 06:27

vivado仿真找不到文件路径

仿真时使用绝对路径可以找到文件，但是使用相对路径时就找不到。原因是没有弄明白是相对哪个目录去找需要的文件。最后发现相对的是仿真文件所在的目录。是相对这个路径的。并不是相对源文件的路径。

JSC_choice·2025-04-05 17:34

fpga如何约束走线_XDC约束技巧——时钟篇

本文摘自《Vivado使用误区与进阶》，作者为Xilinx工具与方法学应用专家AllyZhou。

weixin_39806808·2025-04-02 21:11

FPGA移位操作实现LED流水灯

前言FPGA中使用Vivado工具实现LED流水灯一、实验目的实现一个0.5秒闪烁移动的LED流水灯。

@星痕·2025-04-02 20:35

Zynq + FreeRTOS 笔试题3

在Zynq中，如何通过Vivado配置GPIO外设并生成设备树（DTS）？FreeRTOS的xTaskCre

指令集诗人·2025-03-31 05:36

定义时钟约束

当一个时钟名称用于多个时钟约束时，VivadoDesignSuite时序引擎会发出提示，提警告您第一个时钟定义被覆盖。如果同一个时钟名称使

cckkppll·2025-03-26 13:50

vivado 创建主时钟

创建主时钟主时钟是指用于为设计定义时序参考的时钟，而时序引擎可利用主时钟获取时序路径要求以及与其它时钟的相位关系。计算主时钟插入延迟时应从时钟源点（定义主时钟的驱动器引脚/端口位置）开始，一直到时钟扇出所至时序单元的时钟引脚。基于这个原因，定义主时钟时很重要的一点是要将主时钟定义在与设计边界相对应的对象上，这样主时钟的延迟以及间接条件下的偏差，都可以得到精确计算。典型的主时钟根包括：•“输入端口”