uvm 形式验证_一种基于UVM验证方法学的SPI验证方法与流程

本发明涉及数字芯片的功能验证和验证方法学领域，尤其是一种基于UVM验证方法学的SPI验证方法，通过验证平台的搭建，随机化激励的生成，功能覆盖率的收集，响应结果的自检等操作完成对SPI的功能验证。

背景技术：

近年来，随着芯片集成度的不断提高，芯片的功能复杂度也大大增加，芯片的设计过程更加容易引入错误，验证工作变得更加艰巨。在集成电路设计中，验证工作占到了整个设计周期的一半以上。而验证的不充分导致的功能错误，是芯片首次投片成功率不高的主要原因。传统的验证技术已经不能再满足日益增长的验证需求，验证成为集成电路设计中的瓶颈。

SPI是一种流行的串行总线接口，其主要优势是高速、全双工、简单易用，因其特性，如今越来越多的芯片内部都集成了SPI总线接口，因此SPI的功能正确性至关重要。为了满足外设多样性的要求，SPI总线接口具有多种配置方式和工作模式，每种配置方式都需要添加大量的测试用例来确保正确性，这给传统的验证方法带来了巨大的挑战。

高级验证方法学引入了系统级硬件验证语言SystemVerilog，SystemVerilog是专门用于验证的语言，它使得验证环境的搭建变得更加高效。但仅仅有硬件验证语言还不够，UVM验证方法学是在硬件验证语言基础上发展起来，继承了VMM和OVM验证方法学的优点的一套系统级验证方法，它具备一整套使用硬件语言为基础的类库，这个库中提供的所有方法都可以使验证平台的搭建和测试用例的构造变得更加简单方便。

技术实现要素：

本发明的目的在于客服上述不足，提供一种基于UVM验证方法学的SPI验证方法，搭建一个可重用性高、可扩展性强的APB总线系统验证平台，能较为可靠的对SPI的各种配置模式进行验证。

为了解决上述技术问题，所述验证方法中的验证平台采用UVM验证方法学和硬件描述语言SystemVerilog完成，所述验证环境包括：

一测试用例TEST，用于例化配置验证平台，根据测试需求建立测试方案，测试用例名可在makefile的UVM_TESTNAME后指定，factory机制会根据所指定的测试用例名，自动例化出对应的测试用例实例；

一系列虚拟测试用例vseq，用于完成一系列测试用例seq执行的调度